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MC100EL15DR2G

更新时间： 2024-01-17 08:06:35
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安森美 - ONSEMI 时钟
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8页 147K
描述
5V ECL 1:4 Clock Distribution Chip

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MC100EL15DR2G 技术参数

是否无铅： 不含铅生命周期：Active
零件包装代码：SOIC包装说明：SOP, SOP16,.25
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01Factory Lead Time：13 weeks
风险等级：5.33其他特性：NECL MODE: VCC = 0 WITH VEE = -4.2 TO -5.7V SUPPLY
系列：100EL输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：16
实输出次数：4最高工作温度：85 °C
最低工作温度：-40 °C输出特性：OPEN-EMITTER
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：-4.5 V传播延迟（tpd）：0.72 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：1.75 mm子类别：Clock Drivers
最大供电电压 (Vsup)：5.7 V最小供电电压 (Vsup)：4.2 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3.9 mm

MC100EL15DR2G 数据手册

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MC10EL15, MC100EL15  
5VꢀECL 1:4 Clock  
Distribution Chip  
The MC10EL/100EL15 is a low skew 1:4 clock distribution chip  
designed explicitly for low skew clock distribution applications. The  
V
pin, an internally generated voltage supply, is available to this device  
BB  
http://onsemi.com  
only. For single-ended input conditions, the unused differential input is  
connected to V as a switching reference voltage. V may also rebias  
BB  
BB  
AC coupled inputs. When used, decouple V and V via a 0.01 mF  
BB  
CC  
capacitor and limit current sourcing or sinking to 0.5 mA. When not used,  
should be left open.  
The EL15 features a multiplexed clock input to allow for the  
distribution of a lower speed scan or test clock along with the high  
speed system clock. When LOW (or left open and pulled LOW by the  
input pulldown resistor) the SEL pin will select the differential clock  
input.  
V
BB  
16  
1
SO−16  
D SUFFIX  
CASE 751B  
The common enable (EN) is synchronous so that the outputs will  
only be enabled/disabled when they are already in the LOW state. This  
avoids any chance of generating a runt clock pulse when the device is  
enabled/disabled as can happen with an asynchronous control. The  
internal flip flop is clocked on the falling edge of the input clock,  
therefore all associated specification limits are referenced to the  
negative edge of the clock input.  
MARKING DIAGRAMS*  
10EL15G  
100EL15G  
AWLYWW  
AWLYWW  
The 100 series contains temperature compensation.  
Features  
A
= Assembly Location  
= Wafer Lot  
= Year  
= Work Week  
= Pb−Free Package  
• 50 ps Output-to-Output Skew  
• Synchronous Enable/Disable  
• Multiplexed Clock Input  
WL  
YY  
WW  
G
• PECL Mode Operating Range: V = 4.2 V to 5.7 V  
CC  
*For additional marking information, refer to  
Application Note AND8002/D.  
with V = 0 V  
EE  
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −4.2 V to −5.7 V  
EE  
• Internal Input Pulldown Resistors on CLKs, SCLK, SEL, and EN.  
• Pb−Free Packages are Available*  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 6 of this data sheet.  
*For additional information on our Pb−Free strategy and soldering details, please  
download the ON Semiconductor Soldering and Mounting Techniques  
Reference Manual, SOLDERRM/D.  
©
Semiconductor Components Industries, LLC, 2005  
1
Publication Order Number:  
August, 2005 − Rev. 5  
MC10EL15/D  
12345678

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MC100EL15DR2G 替代型号

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