M54HC112

更新时间： 2024-01-04 04:43:49

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意法半导体 - STMICROELECTRONICS		触发器
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描述
DUAL J-K FLIP FLOP WITH PRESET AND CLEAR

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M54HC112 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DFP	包装说明：	DFP, FL16,.3
针数：	16	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.91
Is Samacsys：	N	系列：	HC/UH
JESD-30 代码：	R-CDFP-F16	JESD-609代码：	e0
长度：	9.94 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	J-K FLIP-FLOP	最大频率@ Nom-Sup：	27000000 Hz
最大I（ol）：	0.004 A	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出极性：	COMPLEMENTARY	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	DFP	封装等效代码：	FL16,.3
封装形状：	RECTANGULAR	封装形式：	FLATPACK
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	2/6 V
Prop。Delay @ Nom-Sup：	38 ns	传播延迟（tpd）：	190 ns
认证状态：	Not Qualified	筛选级别：	ESCC9000
座面最大高度：	2.38 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	6 V	最小供电电压 (Vsup)：	2 V
标称供电电压 (Vsup)：	4.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	FLAT
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	总剂量：	50k Rad(Si) V
触发器类型：	NEGATIVE EDGE	宽度：	6.91 mm
最小 fmax：	32 MHz	Base Number Matches：	1

M54HC112 数据手册

M54HC112

M74HC112

DUAL J-K FLIP FLOP WITH PRESET AND CLEAR

HIGH SPEED

f_MAX= 67 MHz (TYP.) AT V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 2 µA AT T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

10 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 4 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

V_CC(OPR) = 2 V TO 6 V

PIN AND FUNCTION COMPATIBLE

WITH 54/74LS112

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

ORDER CODES :

M54HC112F1R

M74HC112B1R

M74HC112M1R

M74HC112C1R

DESCRIPTION

The M54/74HC112 is a high speed CMOS DUAL J-K

FLIP-FLOP WITH PRESET AND CLEAR fabricated in

silicon gate C²MOS technology. It has the same high

speed performance of LSTTL combined with true

PIN CONNECTIONS (top view)

CMOS

low

power

consumption.

The

M54HC112/M74HC112 dual JK flip-flop features indi-

vidual J,K, clock, and asynchronous set and clearinputs

for each flip-flop. When the clock goes high, the inputs

are enabled and data will be accepted. The logic level

of the J and K inputs may be allowed to change when

the clock pulse is high and the bistable will function as

shown in the truth table. Input data is transferred to the

input on the negative going edge of the clock pulse. All

inputs are equipped withprotection circuits against static

discharge and transient excess voltage.

INPUT AND OUTPUT EQUIVALENT CIRCUIT

NC =

No Internal

Connection

October 1992

1/11

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