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LMK03001CISQX/NOPB

更新时间： 2024-11-14 20:04:43
品牌 Logo 应用领域
美国国家半导体 - NSC 时钟外围集成电路晶体
页数 文件大小 规格书
30页 427K
描述
IC 400 MHz, OTHER CLOCK GENERATOR, QCC48, LEAD FREE, 7 X 7 MM, 0.80 MM HEIGHT, LLP-48, Clock Generator

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LMK03001CISQX/NOPB 技术参数

是否Rohs认证： 符合生命周期：Transferred
包装说明：VQCCN,Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.29JESD-30 代码：S-XQCC-N48
JESD-609代码：e3长度：7 mm
湿度敏感等级：3端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：400 MHz封装主体材料：UNSPECIFIED
封装代码：VQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, VERY THIN PROFILE峰值回流温度（摄氏度）：260
主时钟/晶体标称频率：400 MHz认证状态：Not Qualified
座面最大高度：0.8 mm最大供电电压：3.45 V
最小供电电压：3.15 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：7 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

LMK03001CISQX/NOPB 数据手册

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July 23, 2009  
LMK03000 Family  
Precision Clock Conditioner with Integrated VCO  
General Description  
Features  
The LMK03000 family of precision clock conditioners com-  
bine the functions of jitter cleaning/reconditioning, multiplica-  
tion, and distribution of a reference clock. The devices  
integrate a Voltage Controlled Oscillator (VCO), a high per-  
formance Integer-N Phase Locked Loop (PLL), a partially  
integrated loop filter, and up to eight outputs in various LVDS  
and LVPECL combinations.  
Integrated VCO with very low phase noise floor  
■
■
Integrated Integer-N PLL with outstanding normalized  
phase noise contribution of -224 dBc/Hz  
VCO divider values of 2 to 8 (all divides)  
Channel divider values of 1, 2 to 510 (even divides)  
LVDS and LVPECL clock outputs  
■
■
■
■
■
■
■
■
■
The VCO output is optionally accessible on the Fout port. In-  
ternally, the VCO output goes through a VCO Divider to feed  
the various clock distribution blocks.  
Partially integrated loop filter  
Dedicated divider and delay blocks on each clock output  
Pin compatible family of clocking devices  
3.15 to 3.45 V operation  
Each clock distribution block includes a programmable di-  
vider, a phase synchronization circuit, a programmable delay,  
a clock output mux, and an LVDS or LVPECL output buffer.  
This allows multiple integer-related and phase-adjusted  
copies of the reference to be distributed to eight system com-  
ponents.  
Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)  
200 fs RMS Clock generator performance (10 Hz to 20  
MHz) with a clean input clock  
The clock conditioners come in a 48-pin LLP package and are  
footprint compatible with other clocking devices in the same  
family.  
VCO  
Device  
Outputs  
Tuning Range RMS Jitter  
(MHz)  
(fs)  
400  
800  
1200  
400  
800  
1200  
500  
800  
LMK03000C  
LMK03000  
LMK03000D  
LMK03001C  
LMK03001  
LMK03001D  
LMK03033C  
LMK03033  
Target Applications  
1185 - 1296  
Data Converter Clocking  
■
■
■
■
■
■
3 LVDS  
5 LVPECL  
Networking, SONET/SDH, DSLAM  
Wireless Infrastructure  
1470 - 1570  
1843 - 2160  
Medical  
Test and Measurement  
Military / Aerospace  
4 LVDS  
4 LVPECL  
System Diagram  
20211440  
TRI-STATE® is a registered trademark of National Semiconductor Corporation.  
© 2009 National Semiconductor Corporation  
202114  
www.national.com  
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型号 品牌 获取价格 描述 数据表
LMK03001CX NSC

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