5秒后页面跳转
捷配首页

Datasheet > IDTCSPU877NLG
IDTCSPU877NLG PDF预览

IDTCSPU877NLG

更新时间： 2024-02-16 14:50:05
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
13页 140K
描述
PLL Based Clock Driver, CSPU877 Series, 10 True Output(s), 0 Inverted Output(s), PQCC40, PLASTIC, VFQFPN-40

阅读下载

中文翻译

获取价格

IDTCSPU877NLG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：40
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.68系列：CSPU877
输入调节：DIFFERENTIALJESD-30 代码：S-PQCC-N40
JESD-609代码：e3长度：6 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：40实输出次数：10
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.04 ns
座面最大高度：1 mm最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：6 mm
最小 fmax：340 MHzBase Number Matches：1

IDTCSPU877NLG 数据手册

 浏览型号IDTCSPU877NLG的Datasheet PDF文件第2页浏览型号IDTCSPU877NLG的Datasheet PDF文件第3页浏览型号IDTCSPU877NLG的Datasheet PDF文件第4页浏览型号IDTCSPU877NLG的Datasheet PDF文件第6页浏览型号IDTCSPU877NLG的Datasheet PDF文件第7页浏览型号IDTCSPU877NLG的Datasheet PDF文件第8页 
IDTCSPU877  
COMMERCIALTEMPERATURERANGE  
1.8V PLL DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER  
FUNCTIONTABLE(1,2)  
INPUTS  
OUTPUTS  
FBOUT  
AVDD  
GND  
GND  
GND  
OE  
H
OS  
X
CLK  
L
CLK  
H
Y
L
Y
H
FBOUT  
PLL  
OFF  
OFF  
OFF  
L
H
L
H
L
H
X
H
L
H
L
L
H
L
H
L(z)  
L(z)  
Y7  
L(z)  
L(z)  
Y7  
H
GND  
L
L
L
L
H
L
H
L
L
H
L
H
L
L
H
L
OFF  
ON  
ON  
Active  
L(z)  
L(z)  
Y7  
Active  
L(z)  
L(z)  
Y7  
1.8V(nom)  
1.8V(nom)  
H
H
Active  
L
Active  
H
1.8V(nom)  
1.8V(nom)  
1.8V(nom)  
X
H
H
X
X
X
X
X
X
L
H
H
L
L
H
H
L
ON  
ON  
H
L
L(3)  
L(3)  
L(z)  
L(z)  
L(z)  
L(z)  
OFF  
H
H
Reserved  
NOTES:  
1. H = HIGH Voltage Level  
L = LOW Voltage Level  
X = Don't Care  
2. L(z) means the outputs are disabled to a LOW state, meeting the IODL limit in DC Electrical Characteristics table.  
3. The device will enter a low power-down mode when CLK and CLK are both at logic LOW.  
DCELECTRICALCHARACTERISTICSOVEROPERATINGRANGE  
Following Conditions Apply Unless Otherwise Specified:  
Commercial: TA = 0°C to +70°C  
Symbol  
Parameter  
Conditions  
VDDQ = 1.7V, II = -18mA  
Min.  
⎯
Typ.  
⎯
Max.  
Unit  
V
VIK  
InputClampVoltage(AllInputs)  
Input LOW Voltage (OE, OS, CLK, CLK)  
Input HIGH Voltage (OE, OS, CLK, CLK)  
InputSignalVoltage  
– 1.2  
0.35VDDQ  
⎯
(2)  
VIL  
⎯
⎯
V
(2)  
VIH  
0.65VDDQ  
-0.3  
⎯
(1)  
VIN  
⎯
VDDQ + 0.3  
VDDQ + 0.4  
⎯
V
V
V
V
(2)  
VID(DC)  
DCInputDifferentialVoltage  
OutputDifferentialVoltage  
0.3  
(3)  
VOD  
AVDD/VDDQ = 1.7V  
0.5  
⎯
⎯
VOH  
Output HIGH Voltage  
IOH = -100μA, VDDQ = 1.7V to 1.9V  
IOH = -9mA, VDDQ = 1.7V  
VDDQ - 0.2  
1.1  
⎯
⎯
VOL  
OutputLOWVoltage  
IOL = 100μA, VDDQ = 1.7V to 1.9V  
IOL = 9mA, VDDQ = 1.7V  
0.1  
V
0.6  
IODL  
IIN  
OutputDisabledLOWCurrent  
InputCurrent CLK, CLK  
OE, OS, FBIN, FBIN  
OE = L, VODL = 100mV, AVDD/VDDQ = 1.7V  
AVDD/VDDQ = Max., VI = 0V to VDDQ  
100  
⎯
μA  
μA  
±250  
±10  
IDDLD  
IDD  
StaticSupplyCurrent(IDDQ andIADD)  
Dynamic Power Supply Current  
(IDDQ andIADD)(4,5)  
AVDD/VDDQ = Max., CLK and CLK = GND  
500  
μA  
AVDD/VDDQ = Max., CLK = 270MHz  
300  
mA  
NOTES:  
1. VIN specifies the allowable DC excursion of each different output.  
2. VID is the magnitude of the difference between the input level on CLK and the input level on CLK. The CLK and CLK VIH and VIL limits are used to define the DC LOW and HIGH  
levels for the power down mode.  
3. VOD is the magnitude of the difference between the true output level and the complementary level.  
4. All Outputs are left open (unconnected to PCB).  
5. Total IDD = IDDQ + IADD = FCK * CPD * VDDQ, for Cpd = (IDDQ + IADD) / (FCK * VDDQ) where FCK is the input frequency, VDDQ is the power supply, and CPD is the Power Dissipation Capacitance.  
5
12345678...13

中文翻译

下载PDF

与IDTCSPU877NLG相关器件

型号 品牌 获取价格 描述 数据表
IDTCSPUA877A IDT

获取价格

 		1.8V PHASE LOCKED LOOP DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER
IDTCSPUA877ABVG IDT

获取价格

 		1.8V PHASE LOCKED LOOP DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER
IDTCSPUA877ABVG8 IDT

获取价格

 		PLL Based Clock Driver, CSPUA877 Series, 10 True Output(s), 0 Inverted Output(s), PBGA52,
IDTCSPUA877ANLG IDT

获取价格

 		1.8V PHASE LOCKED LOOP DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER
IDTCSPUA877ANLG8 IDT

获取价格

 		PLL Based Clock Driver, CSPUA877 Series, 10 True Output(s), 0 Inverted Output(s), PQCC40,
IDTCSPUA877BVG IDT

获取价格

 		PLL Based Clock Driver, CSPUA877 Series, 10 True Output(s), 0 Inverted Output(s), CMOS, GR
IDTCSPUA877BVG8 IDT

获取价格

 		PLL Based Clock Driver, CSPUA877 Series, 10 True Output(s), 0 Inverted Output(s), CMOS, GR
IDTCSPUA877NLG IDT

获取价格

 		PLL Based Clock Driver, CSPUA877 Series, 10 True Output(s), 0 Inverted Output(s), PQCC40,
IDTCV104B IDT

获取价格

 		CLOCK GENERATOR FOR DESKTOP PC PLATFORMS
IDTCV105EPV IDT

获取价格

 		Processor Specific Clock Generator, 200MHz, CMOS, PDSO48, SSOP-48

与IDTCSPU877NLG相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证