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IDTCV109EPV

更新时间： 2024-11-14 22:37:15

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艾迪悌 - IDT		时钟发生器 PC
页数	文件大小	规格书
21页	97K
描述
CLOCK GENERATOR FOR DESKTOP PC PLATFORMS

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IDTCV109EPV 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	SSOP
包装说明：	SSOP, SSOP48,.4	针数：	48
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.25
JESD-30 代码：	R-PDSO-G48	JESD-609代码：	e0
长度：	15.875 mm	湿度敏感等级：	1
端子数量：	48	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	200 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	SSOP48,.4	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	225
电源：	3.3 V	主时钟/晶体标称频率：	14.31818 MHz
认证状态：	Not Qualified	座面最大高度：	2.794 mm
子类别：	Clock Generators	最大压摆率：	400 mA
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	宽度：	7.493 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

IDTCV109EPV 数据手册

IDTCV109E

COMMERCIALTEMPERATURERANGE

CLOCKGENERATORFORDESKTOPPCPLATFORMS

CLOCK GENERATOR FOR

DESKTOP PC PLATFORMS

IDTCV109E

DESCRIPTION:

FEATURES:

IDTCV109Eisa48pinclockgenerationdevicefordesktopPCplatforms.

ThischipincorporatesfourPLLstoallowindependentgenerationofCPU,AGP/

PCI, SRC, and 48MHz clocks. The dedicated PLL for Serial ATA clock

provides high accuracy frequency. This device also implements Band-gap

referencedIREF toreducetheimpactof VDD variationondifferentialoutputs,

whichcanprovidemorerobustsystemperformance.

• 4 PLL architecture

• Linear frequency programming

• Independent frequency programming and SSC control

• Band-gap circuit for differential output

• High power-noise rejection ratio

• 66MHz to 533MHz CPU frequency

• VCO frequency up to 1.1G

• Support index block read/write, single cycle index block read

• Programmable REF, 3V66, PCI, 48MHz I/O drive strength

• Programmable 3V66 and PCI Skew

• Available in SSOP package

StaticPLLfrequencydivideerrorcanbeaslowas36ppm, providinghigh

accuracyoutputclock. EachCPU,AGP/PCI,SRCclockhasitsownSpread

Spectrumselection.

KEYSPECIFICATION:

• CPU/SRC CLK cycle to cycle jitter < 125ps

• SATA CLK cycle to cycle jitter < 125ps

• PCI CLK cycle to cycle jitter < 250ps

• Static PLL frequency divide error as low as 36 ppm

FUNCTIONALBLOCKDIAGRAM

PLL1

SSC

EasyN

CPU CLK

CPU[1:0]

Output Buffers

Programming

XTAL

Osc Amp

IREF

REF 1.0

3V66/PCI

Output Buffers

PLL2

SSC

EasyN

Programming

PCI[7:0], PCIF[2:0]

3V66[3:0]

SDATA

SM Bus

Controller

SCLK

SRC CLK

Output Buffer

PLL3

SSC

SRC

VTT_PWRGD

Watch Dog

Timer

IREF

FS[1:0]

Control

Logic

48MHz[1:0]

SEL24_48#

48MHz

Output Buffer

PLL4

24 - 48MHz

RESET#

OUTPUTTABLE

CPU (Pair)

3V66

3V66/VCH

PCI

PCIF

REF

48MHz

24 - 48MHz

SRC (Pair)

Reset#

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

JANUARY 2004

DSC-6391/14

12 3 4 5 6 7...21

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