IDTCSPUA877ANLG

更新时间： 2024-11-15 04:22:59

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艾迪悌 - IDT		时钟驱动器动态存储器
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1.8V PHASE LOCKED LOOP DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER

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IDTCSPUA877ANLG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC40,.24SQ,20	针数：	40
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.2
系列：	CSPUA877	输入调节：	DIFFERENTIAL
JESD-30 代码：	S-PQCC-N40	JESD-609代码：	e3
长度：	6 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.009 A	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	40	实输出次数：	10
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	HVQCCN
封装等效代码：	LCC40,.24SQ,20	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	1.8 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.04 ns	座面最大高度：	1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	6 mm
最小 fmax：	410 MHz	Base Number Matches：	1

IDTCSPUA877ANLG 数据手册

IDTCSPUA877A

1.8VPLLDIFFERENTIAL1:10SDRAMCLOCKDRIVER

COMMERCIALTEMPERATURERANGE

1.8V PHASE LOCKED LOOP

IDTCSPUA877A

DIFFERENTIAL 1:10 SDRAM

CLOCK DRIVER

FEATURES:

DESCRIPTION:

• 1 to 10 differential clock distribution

• Optimized for clock distribution in DDR2 (Double Data Rate)

SDRAM applications

TheCSPUA877AisaPLLbasedclockdriverthatactsasazerodelaybuffer

to distribute one differential clock input pair(CLK, CLK ) to 10 differential

output pairs (Y[0:9], Y[0:9]) and one differential pair of feedback clock output

(FBOUT,FBOUT). Externalfeedbackpins(FBIN,FBIN)forsynchronization

oftheoutputstotheinputreferenceisprovided.OE,OS,andAVDD controlthe

power-downandtestmodelogic. WhenAVDD isgrounded,thePLListurned

offandbypassedfortestmodepurposes. Whenthedifferentialclockinputs

(CLK,CLK)arebothatlogiclow,thisdevicewillenteralowpower-downmode.

Inthismode,thereceiversaredisabled,thePLListurnedoff,andtheoutput

clockdriversaredisabled,resultinginaclockdrivercurrentconsumptionofless

than500μA.

• Operating frequency: 125MHz to 410MHz

• Stabilization time: <6us

• Very low skew: ≤40ps

• Very low jitter: ≤40ps

• 1.8V AV^DDand 1.8V VDDQ

• CMOS control signal input

• Test mode enables buffers while disabling PLL

• Low current power-down mode

• Tolerant of Spread Spectrum input clock

• Available in 52-Ball VFBGA and 40-pin VFQFPN packages

TheCSPUA877Arequiresnoexternalcomponentsandhasbeenoptimised

forverylowphaseerror,skew,andjitter,whilemaintainingfrequencyandduty

cycle over the operating voltage and temperature range. The CSPUA877 ,

designedforuseinbothmoduleassembliesandsystemmotherboardbased

solutions,providesanoptimumhigh-performanceclocksource.

APPLICATIONS:

• Meets or exceeds JEDEC standard CUA877 for registered DDR2

clock driver

TheCSPUA877AisavailableinCommercialTemperatureRange(0°Cto

+70°C). SeeOrderingInformationfordetails.

• Along with SSTUA32864/66, DDR2 register, provides complete

solution for DDR2 DIMMs

FUNCTIONAL BLOCK DIAGRAM

LD or OE

POWER

DOWN

AND

LD, OS, or OE

PLL BYPASS

TEST

MODE

LOGIC

AV^DD

CLK

10KΩ - 100KΩ

PLL

FBIN

NOTE:

The Logic Detect (LD) powers down the device when a logic LOW is applied to both CLK and CLK.

FBOUT

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

COMMERCIAL TEMPERATURE RANGE

OCTOBER 2006

2006 Integrated Device Technology, Inc.

DSC 6872/4

12 3 4 5 6 7...14

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型号	品牌	获取价格	描述	数据表
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