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IDT71V35761S200PFGI8

更新时间： 2024-11-07 00:31:31

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艾迪悌 - IDT		静态存储器
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描述
3.3V Synchronous SRAMs 3.3V I/O, Pipelined Outputs Burst Counter, Single Cycle Deselect

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◆

128K x 36

IDT71V35761S/SA

3.3VSynchronousSRAMs

3.3VI/O,PipelinedOutputs

BurstCounter,SingleCycleDeselect

Self-timed write cycle with global write control (GW), byte

write enable (BWE), and byte writes (BWx)

Power down controlled by ZZ input

Features

128K x 36 memory configurations

Supports high system speed:

3.3V I/O

Commercial:

– 200MHz 3.1ns clock access time

CommercialandIndustrial:

– 183MHz 3.3ns clock access time

– 166MHz 3.5ns clock access time

LBO input selects interleaved or linear burst mode

Optional - Boundary Scan JTAG Interface (IEEE 1149.1

compliant)

Packaged in a JEDEC Standard 100-pin plastic thin quad

flatpack (TQFP), 119 ball grid array (BGA) and 165 fine

pitch ball grid array

Green parts available, see ordering information

3.3V core power supply

FunctionalBlockDiagram

LBO

ADV

INTERNAL

ADDRESS

Sequence

Burst

CEN

128K x 36-

BIT

MEMORY

ARRAY

CLK

Burst

Logic

17/18

Binary

Counter

ADSC

A0*

A1*

CLR

ADSP

CLK EN

A0,A1

A2–A17

A0 - A16/17

ADDRESS

17/18

Byte 1

Write Register

BWE

Byte 1

Write Driver

BW1

BW2

Byte 2

Write Register

Byte 2

Write Driver

Byte 3

Write Register

Byte 3

Write Driver

BW3

BW4

Byte 4

Write Register

Byte 4

Write Driver

OUTPUT

CS0

Enable

CLK EN

DATA

INPUT

CS1

Powerdown

Enable

Delay

OUTPUT

BUFFER

I/O0 — I/O31

I/OP1 — I/OP4

5301 drw 01

TMS

TDI

TCK

JTAG

(SA Version)

TDO

TRST

(Optional)

NOVEMBER2014

DSC-5301/07

12 3 4 5 6 7...21

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