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ICS507M-02ILFT

更新时间： 2024-11-01 14:51:19

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艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
5页	72K
描述
Clock Generator, 185MHz, CMOS, PDSO16, 0.150 INCH, SOIC-16

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ICS507M-02ILFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	0.150 INCH, SOIC-16	针数：	16
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.78
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e3
长度：	9.9 mm	端子数量：	16
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	185 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
主时钟/晶体标称频率：	52 MHz	认证状态：	Not Qualified
座面最大高度：	1.75 mm	最大供电电压：	5.5 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

ICS507M-02ILFT 数据手册

ICS507-01/02

PECL Clock Synthesizer

Description

Features

• Packaged as 16 pin narrow SOIC

• Input crystal frequency of 5 - 27 MHz

• Input clock frequency of 5 - 52 MHz

• Enable usage of common low-cost crystal

• Differential PECL output clock frequencies up

to 200 MHz

The ICS507-01 and ICS507-02 are inexpensive ways

to generate a low jitter 155.52 MHz (or other high

speed) differential PECL clock output from a low

frequency crystal input. Using Phase-Locked-Loop

(PLL) techniques, the devices use a standard

fundamental mode crystal to produce output clocks up

to 200 MHz.

• Duty cycle of 49/51

Stored in each chip’s ROM is the ability to generate a

selection of different multiples of the input reference

frequency, including an exact 155.52 MHz clock from

common crystals. For lowest jitter and phase noise on

a 155.52 MHz clock, a 19.44 MHz crystal and the x8

selection can be used.

• Operation voltage of 3.3 V or 5.0 V (±5%)

• Ideal for SONET applications and oscillator

manufacturers

• Advanced, low power CMOS process

• Industrial temperature versions available

• Available in die form

This product is intended for clock generation. It has low

output jitter (variation in the output period), but input to

output skew and jitter are not defined nor guaranteed.

For applications which require defined input to output

timing, use the ICS527-02.

Block Diagram

1.1kW

GND

VDD

RES

270

Output

Buffer

PECL

S0:1

Clock Synthesis

and

Control Circuitry

62W

VDD

Crystal

clock

Clock

Buffer/

Crystal

62W

Output

Buffer

PECL

Oscillator

270W

Output Enable

(both outputs)

Output resistor values shown are for unterminated lines. Refer to MAN09 for additional information.

MDS 507 G

Revision 022002

Integrated Circuit Systems, Inc. • 525 Race Street • San Jose •CA •95126• (408)295-9800tel • www.icst.com

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型号	品牌	获取价格	描述	数据表
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ICS507-XX	ICSI	获取价格	PECL Clock Synthesizer
ICS508	ICSI	获取价格	PECL to CMOS Converter
ICS508-DPK	ICSI	获取价格	PECL to CMOS Converter
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