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IBM0418A8CBLBB-3P

更新时间： 2024-01-04 06:45:45

品牌	Logo	应用领域
国际商业机器公司 - IBM		静态存储器内存集成电路
页数	文件大小	规格书
26页	145K
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Standard SRAM, 512KX18, 1.7ns, CMOS, PBGA153, BGA-153

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IBM0418A8CBLBB-3P 技术参数

生命周期：	Contact Manufacturer	零件包装代码：	BGA
包装说明：	BGA, BGA153,9X17,50	针数：	153
Reach Compliance Code：	unknown	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.33
最长访问时间：	1.7 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B153	长度：	22 mm
内存密度：	9437184 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	18	功能数量：	1
端子数量：	153	字数：	524288 words
字数代码：	512000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	512KX18	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA153,9X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
电源：	1.8,2.5 V	认证状态：	Not Qualified
座面最大高度：	2.679 mm	最大待机电流：	0.15 A
最小待机电流：	2.38 V	子类别：	SRAMs
最大压摆率：	0.67 mA	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
宽度：	14 mm	Base Number Matches：	1

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IBM0418A8CBLBB IBM0436A8CBLBB

IBM0418A4CBLBB IBM0436A4CBLBB

Preliminary

8Mb (256Kx36 & 512Kx18) and 4Mb (128Kx36 & 256Kx18)

Features

• 8Mb: 256K x 36 or 512K x 18 Organizations

4Mb: 128K x 36 or 256K x 18 Organizations

• HSTL Input and Output levels

• Registered Addresses, Controls and Data Ins

• Burst Mode of operation

• CMOS Technology

• Double Data Rate and Single Data Rate Syn-

chronous Modes of Operation

• Common I/O

• Asynchronous Output Enable

• Pipeline Mode of Operation

• Boundary Scan using limited set of JTAG

1149.1 functions

• Self-Timed Late Write with Full Data Coherency

• Single Differential HSTL Clock

• 9 x 17 Bump Ball Grid Array Package with

SRAM JEDEC Standard Pinout and Boundary

SCAN Order

• +2.5V Power Supply, Ground, 1.9V V_DDQ, and

0.95V V_REF

• Programmable Impedance Output Drivers

• PBGA Package

Description

The IBM0436A4CBLBB, IBM0418A4CBLBB,

IBM0418A8CBLBB, and IBM0436A8CBLBB

clock, all Addresses, Controls, and Data Ins are reg-

istered internally. Data Outs are updated from out-

put registers off the next rising and falling edge of

the K clock, hence the Double Data Rate. Internal

Write buffers allow write data to follow one cycle

after addresses and controls. The chip is operated

with a single +2.5V power supply and is compatible

with HSTL I/O interfaces.

SRAMS are Synchronous Pipeline Mode, high-per-

formance CMOS Static Random Access Memories

that are versatile, have wide I/O, and achieve 3.0ns

cycle times. Differential CK clocks are used to ini-

tiate the read/write operation and all internal opera-

tions are self-timed. At the rising edge of the CK

cddrh2519.04

12/00

Use is further subject to the provisions at the end of this document.

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