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IBM043611TLAB-7

更新时间： 2024-02-06 00:39:39

品牌	Logo	应用领域
国际商业机器公司 - IBM		时钟静态存储器内存集成电路
页数	文件大小	规格书
22页	319K
描述
Standard SRAM, 32KX36, 3ns, CMOS, PBGA119, BGA-119

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IBM043611TLAB-7 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Lifetime Buy	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	unknown	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.84
最长访问时间：	3 ns	最大时钟频率 (fCLK)：	142.85 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B119
JESD-609代码：	e0	长度：	22 mm
内存密度：	1179648 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	36	功能数量：	1
端子数量：	119	字数：	32768 words
字数代码：	32000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32KX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA119,7X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.5,3.3 V
认证状态：	Not Qualified	座面最大高度：	2.41 mm
最大待机电流：	0.025 A	最小待机电流：	3.14 V
子类别：	SRAMs	最大压摆率：	0.35 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	14 mm
Base Number Matches：	1

IBM043611TLAB-7 数据手册

IBM043611TLAB4M

x 1612/10, 3.3VMMDM15DSU-021045122.

IBM041811TLAB

IBM043611TLAB

Preliminary

Features

32K x 36 & 64K x 18 SRAM

• 32K x 36 or 64K x 18 Organizations

• 0.45 Micron CMOS Technology

• Common I/O

• Asynchronous Output Enable and Power Down

Inputs

• Synchronous Pipeline Mode of Operation with

Self-Timed Late Write

• Boundary Scan using limited set of JTAG 1149.1

functions

• Single Differential HSTL/GTL Clock

• Single +3.3V Power Supply and Ground

• HSTL/GTL Input and Output levels

• Byte Write Capability & Global Write Enable

• 7 x 17 Bump Ball Grid Array Package with

SRAM EDEC Standard Pinout and Boundary

SCAN Order

• Registered Addresses, Write Enables, Synchro-

nous Select, and Data Ins

• Programmable Impedance Output Drivers

• Registered Outputs

Description

The IBM043611TLAB and IBM041811TLAB 1Mb

SRAMS are Synchronous Pipeline Mode, high-per-

formance CMOS Static Random Access Memories

that are versatile, have wide I/O, and achieve 4ns

cycle times. Dual differential K clocks are used to ini-

tiate the read/write operation, and all internal opera-

tions are self-timed. At the rising edge of the K clock,

all Addresses, Write-Enables, Sync Select, and

Data Ins are registered internally. Data Outs are

updated from output registers off the next rising

edge of the K clock. An internal Write buffer allows

write data to follow one cycle after addresses and

controls. The chip is operated with a single +3.3V

power supply and is compatible with HSTL/GTL I/O

interfaces.

Use is further subject to the provisions at the end of this document.

77H9965.T5

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