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HY57V56820LT-P

更新时间： 2024-12-01 20:28:47

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海力士 - HYNIX		时钟动态存储器 ISM频段光电二极管内存集成电路
页数	文件大小	规格书
13页	196K
描述
Synchronous DRAM, 32MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54

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HY57V56820LT-P 技术参数

生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2, TSOP54,.46,32	针数：	54
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.56
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	JESD-609代码：	e6
长度：	22.22 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	54	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32MX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.002 A
子类别：	DRAMs	最大压摆率：	0.25 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	TIN BISMUTH	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	DUAL
宽度：	10.16 mm	Base Number Matches：	1

HY57V56820LT-P 数据手册

HY57V56820(L)T

4Banks x 8M x 8Bit Synchronous DRAM

DESCRIPTION

The HY57V56820T is a 268,435,456bit CMOS Synchronous DRAM, ideally suited for the main memory applications

which require large memory density and high bandwidth. HY57V56820 is organized as 4 banks of 8,388,608x8.

HY57V56820T is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs

are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high

bandwidth. All input and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline ( CAS latency of 2 or 3), the number of consecutive read or write

cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count

sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate

command or can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined

design is not restricted by a `2N` rule.)

FEATURES

•

Single 3.3V ± 0.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

8192 refresh cycles / 64ms

JEDEC standard 400mil 54pin TSOP-II with 0.8mm

of pin pitch

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 and Full Page for Sequential Burst

- 1, 2, 4 and 8 for Interleave Burst

Programmable CAS Latency ; 2, 3 Clocks

•

All inputs and outputs referenced to positive edge of

system clock

•

Data mask function by DQM.

Internal four banks operation

•

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

Package

HY57V56820T-HP

HY57V56820T-H

HY57V56820T-8

HY57V56820T-P

HY57V56820T-S

HY57V56820LT-HP

HY57V56820LT-H

HY57V56820LT-8

HY57V56820LT-P

HY57V56820LT-S

133MHz

125MHz

100MHz

133MHz

125MHz

100MHz

Normal

4Banks x 4Mbits

x16

LVTTL

400mil 54pin TSOP II

Lower

Power

This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume

any responsibility for use of circuits described. No patent licenses are implied.

Rev. 1.8/Nov. 01

12 3 4 5 6 7...13

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型号	品牌	获取价格	描述	数据表
HY57V56820LT-S	HYNIX	获取价格	暂无描述
HY57V56820T	ETC	获取价格	32Mx8\|3.3V\|8K\|75\|SDR SDRAM - 256M
HY57V56820T-10	ETC	获取价格	x8 SDRAM
HY57V56820T-8	HYNIX	获取价格	Synchronous DRAM, 32MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V56820T-H	ETC	获取价格	x8 SDRAM
HY57V56820T-HP	ETC	获取价格	x8 SDRAM
HY57V56820T-P	HYNIX	获取价格	Synchronous DRAM, 32MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V56820T-S	ETC	获取价格	x8 SDRAM
HY57V641610TC-10	ETC	获取价格	x16 SDRAM
HY57V641610TC-12	ETC	获取价格	x16 SDRAM

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