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HSP45314VI

更新时间： 2024-02-28 19:49:24
品牌 Logo 应用领域
英特矽尔 - INTERSIL 外围集成电路
页数 文件大小 规格书
14页 121K
描述
CommLinkTM Direct Digital Synthesizer

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HSP45314VI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：unknown风险等级：5.84
Is Samacsys：N边界扫描：NO
外部数据总线宽度：8JESD-30 代码：S-PQFP-G48
JESD-609代码：e0长度：7 mm
低功率模式：NO湿度敏感等级：NOT SPECIFIED
端子数量：48最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：240
认证状态：COMMERCIAL座面最大高度：1.6 mm
最大供电电压：5.5 V最小供电电压：3 V
标称供电电压：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mmuPs/uCs/外围集成电路类型：DSP PERIPHERAL, NUMERIC CONTROLLED OSCILLATOR
Base Number Matches：1

HSP45314VI 数据手册

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HSP45314  
TM  
Data Sheet  
May 2000  
File Number 4820.2  
CommLinkTM Direct Digital Synthesizer  
Features  
The 14-bit HSP45314 provides a complete Direct Digital  
Synthesizer (DDS) system in a single 48-pin LQFP package.  
A 48-bit Programmable Carrier NCO (numerically controlled  
oscillator) and a high speed 14-bit DAC (digital to analog  
converter) are integrated into a stand alone DDS.  
• 125MSPS Output Sample Rate with 5V Digital Supply  
• 100MSPS Output Sample Rate with 3.3V Digital Supply  
• 14-bit DAC with Internal Reference  
• Parallel Control Interface for Fast Tuning (50MSPS Control  
Register Write Rate)  
The DDS accepts 48-bit center and offset frequency control  
information via a parallel processor interface. Modulation  
control is provided by 3 external pins. The PH0 and PH1 pins  
select phase offsets of 0, 90, 180 and 270 degrees, while the  
ENOFR pin enables or zeros the offset frequency word to  
the phase accumulator.  
• 48-bit Programmable Frequency Control  
• Small 48-pin LQFP package  
Applications  
• Programmable Local Oscillator  
• FSK Modulation  
The parallel processor interface has an 8-bit write-only data  
input C(7:0), a 4-bit address A(3:0) bus, a Write Strobe  
(WR), and a Write Enable (WE). The processor can update  
all registers simultaneously by loading a set of master  
registers, then transfer all master registers to the slave  
registers by asserting the UPDATE pin.  
• Direct Digital Synthesis  
• Clock Generation  
Ordering Information  
Block Diagram  
PART  
TEMP. RANGE  
o
NUMBER  
( C)  
PACKAGE  
PKG. NO.  
HSP45314VI  
-40 to 85  
48 LQFP  
Q48.7X7A  
C(7:0)  
A(3:0)  
Pinout  
PHASE  
48-PIN LQFP (Q48.7X7A  
ACCUM.  
WR  
WE  
TOP VIEW  
IN-  
-
+
IN+  
∑
UPDATE  
COMP1  
COMP2  
SINE  
WAVE  
ROM  
ENOFR  
PH(1:0)  
48 47 46 45 44 43 42 41 40 39 3837  
36  
14 BIT  
DAC  
IOUTA  
IOUTB  
A2  
1
C2  
C1  
C0  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
A3  
2
3
PH0  
INT  
REF  
REFIO  
REFLO  
RESET  
CLK  
ENOFR  
DGND  
CLK  
PH1  
DGND  
DVDD  
4
5
6
7
HSP45314  
DGND  
DVDD  
DGND  
DGND  
RESET  
8
9
UPDATE  
COMPOUT  
DGND  
DVDD  
DGND  
10  
REFLO  
REFIO  
11  
12  
13 14 15 16 17 18 19 20 2122 23 24  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
3-1  
1-888-INTERSIL or 321-724-7143 | Intersil and Design is a trademark of Intersil Corporation. | Copyright © Intersil Corporation 2000  
CommLink™ is a trademark of Intersil Corporation.  
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HSP45314VI 替代型号

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