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HMP564F7FFP8C-Y5D3

更新时间： 2024-09-17 21:04:35

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海力士 - HYNIX		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
26页	626K
描述
DDR DRAM, 64MX72, CMOS, ROHS COMPLIANT, DIMM-240

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HMP564F7FFP8C-Y5D3 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	DIMM
包装说明：	DIMM, DIMM240,40	针数：	240
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.84
访问模式：	SINGLE BANK PAGE BURST	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	333 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N240	内存密度：	4831838208 bit
内存集成电路类型：	DDR DRAM	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	240	字数：	67108864 words
字数代码：	64000000	工作模式：	SYNCHRONOUS
最高工作温度：	95 °C	最低工作温度：
组织：	64MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM240,40	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	260
电源：	1.5,1.8 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
子类别：	Other Memory ICs	最大供电电压 (Vsup)：	1.575 V
最小供电电压 (Vsup)：	1.455 V	标称供电电压 (Vsup)：	1.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	OTHER	端子形式：	NO LEAD
端子节距：	1 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	Base Number Matches：	1

HMP564F7FFP8C-Y5D3 数据手册

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240pin Fully Buffered DDR2 SDRAM DIMMs based on 512 Mb F-ver.

This Hynix’s Fully Buffered DIMM is a high-bandwidth & large capacity channel solution that has a narrow

host interface. Hynix’s FB-DIMM features novel architecture including the Advanced Memory Buffer that

isolates the DDR2 SDRAMs from the channel. This single component located in the front side center of

each DIMM, acts as a repeater and buffer for all signals and commands which are exchanged between the

host controller and the DDR2 SDRAMs including data in and output. The AMB communicates with the host

controller and adjacent DIMMs on a system board using an industry standard Differential Point to Point

Link Interface at 1.5V power.

The AMB also allows buffering of memory traffic to support large memory capacities. All memory control

for the DDR2 SDRAM devices resides in the host, including memory request initiation, timing, refresh,

scrubbing, sparing, configuration access and power management. The AMB interface is responsible for

handling channel and memory requests to and from the local FBDIMM and for forwarding request to other

FBDIMMs on the memory channel.

FEATURES

•

240 pin Fully Buffered ECC dual In-Line DDR2 SDRAM Module

JEDEC standard Double Data Rate2 Synchronous DRAMs (DDR2 SDRAMs) with 1.8V +/- 0.1V Power Supply

All inputs and outputs are compatible with SSTL_1.8 interface

Built with 512Mb DDR2 SDRAMs in 60ball FBGA

Host interface and AMB component industry standard compliant

MBIST & IBIST test functions

4 Bank architecture

OCD (Off-Chip Driver Impedance Adjustment)

ODT (On-Die Termination)

Fully differential clock operations (CK & CK)

Programmable Burst Length 4 / 8 with both sequential and interleave mode

Auto refresh and self refresh supported

8192 refresh cycles / 64ms

Serial presence detect with EEPROM

133.35 x 30.35 mm form factor

RoHS compliant

Full Module Heat Spreader

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Rev 1.2 / Feb. 2009

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