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FMS7950KWC

更新时间： 2024-01-08 07:46:27
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 时钟外围集成电路晶体
页数 文件大小 规格书
9页 69K
描述
Clock Generator, 175MHz, CMOS, PQFP32, LQFP-32

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FMS7950KWC 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：32
Reach Compliance Code：unknown风险等级：5.88
Is Samacsys：NJESD-30 代码：S-PQFP-G32
JESD-609代码：e0长度：7 mm
湿度敏感等级：NOT SPECIFIED端子数量：32
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：175 MHz封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
主时钟/晶体标称频率：43 MHz认证状态：COMMERCIAL
座面最大高度：1.6 mm最大供电电压：3.5 V
最小供电电压：3.1 V标称供电电压：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

FMS7950KWC 数据手册

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PRODUCT SPECIFICATION  
FMS7950  
Pin Assignments  
32 31  
27  
30 29 28  
26 25  
24  
VDDCOR  
FBsel  
QC0  
1
2
23  
22  
21  
VDDOUT  
QC1  
3
4
DIV_SEL A  
DIV_SEL B  
DIV_SEL C  
DIV_SEL D  
32-PIN  
LQFP  
GNDOUT  
QD0  
5
6
20  
19  
VDDOUT  
QD1  
18  
17  
7
8
GNDCOR  
X1  
GNDOUT  
15 16  
14  
9
11  
12 13  
10  
Pin Description  
Pin Name  
Pin #  
Pin Type  
Description  
VDDCOR  
1
PWR  
Power Connection. Power supply for core logic and PLL  
circuitry. Connect to 3.3 Volts nominal.  
FBsel  
2
IN  
IN  
Feedback Select. When high, the feedback divide is 8, and when  
low, it is 16. It allows for a wider range of input frequencies.  
DIV_SEL(A:D)  
GNDCOR  
X1  
3, 4, 5, 6  
Divider Select: It divides the clock to a desirable value. See  
table 2.  
7
8
PWR  
IN  
Ground Connection. Ground for core logic and PLL circuitry.  
Connect to the common system ground plane.  
Crystal Connection. An input connection for an external crystal  
or oscillator. 18 pF internal cap. It can be used as an external  
crystal connection or as an external reference frequency input.  
X2  
9
10  
OUT  
IN  
Crystal Connection or External Reference Frequency. This  
pin has dual functions.  
OE  
Output Enable. When high, all outputs are in high impedance.  
Normal operation when asserted low.  
VDDOUT  
11, 15, 19, 23, 27  
PWR  
OUT  
PWR  
IN  
Power Connection. Power supply for all the output buffers.  
Connect to 3.3 Volts nominal.  
QA; QB; QC(0:1); 12, 14, 16, 18, 20,  
QD(0:4)  
Clock Outputs. These outputs are multiple of the input.  
22, 24, 26, 28  
GNDOUT  
13, 17, 21, 25, 29  
Ground Connection. Ground for all the outputs. Connect to  
common system ground plane.  
TCLK  
30  
Test Clock. When REF_SEL is high, all outputs are buffer copy  
of TCLK. When REF_SEL is low, TCLK is disabled.  
PLL_EN  
31  
32  
IN  
IN  
PLL Enable. When low, PLL is bypassed.  
REF_SEL  
Reference Select. When low, crystal is used for input. When  
high, TCLK is used for input.  
2
REV. 1.0.0 1/9/01  
1234567...9

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