FMS7951KWC

更新时间： 2024-11-20 04:18:47

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飞兆/仙童 - FAIRCHILD		时钟驱动器逻辑集成电路
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8页	70K
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Zero Delay Clock Multiplier

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FMS7951KWC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP-32
针数：	32	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.85
Is Samacsys：	N	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-PQFP-G32	JESD-609代码：	e0
长度：	7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.04 A	功能数量：	1
反相输出次数：		端子数量：	32
实输出次数：	9	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP32,.35SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.75 ns	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.5 V
最小供电电压 (Vsup)：	3.1 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7 mm	最小 fmax：	175 MHz
Base Number Matches：	1

FMS7951KWC 数据手册

www.fairchildsemi.com

FMS7951

Zero Delay Clock Multiplier

It has four banks of conﬁgurable outputs. By externally con-

necting one of the outputs to FBIN, the internal PLL will

lock in both phase and frequency to the incoming clock. Any

changes to the input clock will be tracked by the outputs.

Depending on the selected output for feedback connection,

the output frequencies will be as 1X, 2X or 4X of the input.

Features

• Low Voltage CMOS or PECL reference input

• Up to 175 MHz of output frequency

• Nine conﬁgurable outputs

• Output enable pin

• 250 pS of output to output skew

• 300 pS of Cycle to Cycle Jitter

• V_DDRange of 3.3V 0.2V

• Commercial temperature range

• Available in 32 pin TQFP

REF_SEL allows selection between PECL input or TCLK a

CMOS clock driven input. Connecting PLL_EN LOW and

REF_SEL HIGH will by pass the Phase locked loop. In this

mode, FMS7951 will be in clock buffer mode where any

clock applied to TCLK will be divided down to the four out-

put banks. This is ideal for system diagnostic test. When

PLL_EN is HIGH, the PLL is enabled, and any clock applied

to TCLK will be locked in both phase and frequency to

FBIN. PECL_CLK is activated when REF_SEL is high.

Description

FMS7951 is a high speed, zero delay, low skew clock driver. It

uses phase locked loop technology to generate frequencies up

to 175 MHz.

FMS7951 operates at 3.3 Volts and is available in 32 pin LQFP.

Block Diagram

REF_SEL

PLL_EN

TCLK

MUX

PECL_CLK

PLL

QC0

FBIN

QC1

QD0

QD1

QD2

DIV_SEL A

DIV_SEL B

DIV_SEL C

Control

Logic

QD3

QD4

DIV_SEL D

REV. 1.0.0 1/9/01

12 3 4 5 6 7 8

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