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EPF6016ATC144-2N

更新时间： 2024-01-17 05:58:08

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阿尔特拉 - ALTERA		可编程逻辑器件输入元件栅时钟
页数	文件大小	规格书
52页	394K
描述
Programmable Logic Device Family

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EPF6016ATC144-2N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	QFP
包装说明：	LFQFP, QFP144,.63SQ,20	针数：	144
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	7.72
其他特性：	CAN ALSO BE USED 16000 LOGIC GATES	最大时钟频率：	153 MHz
JESD-30 代码：	S-PQFP-G144	JESD-609代码：	e3
长度：	20 mm	湿度敏感等级：	3
专用输入次数：	4	I/O 线路数量：	117
输入次数：	117	逻辑单元数量：	1320
输出次数：	117	端子数量：	144
最高工作温度：	85 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 117 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP144,.63SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	2.5/3.3,3.3 V	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Field Programmable Gate Arrays	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	MATTE TIN (472) OVER COPPER
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	20 mm	Base Number Matches：	1

FLEX 6000 Programmable Logic Device Family Data Sheet

The interleaved LAB structure—an innovative feature of the FLEX 6000

architecture—allows each LAB to drive two local interconnects. This

feature minimizes the use of the FastTrack Interconnect, providing higher

performance. An LAB can drive 20 LEs in adjacent LABs via the local

interconnect, which maximizes fitting flexibility while minimizing die

size. See Figure 2.

Figure 2. Logic Array Block

The row interconnect is

bidirectionally connected LEs can directly drive the row

Row Interconnect to the local interconnect.

and column interconnect.

To/From

Adjacent

LAB or IOEs

To/From

Adjacent

LAB or IOEs

Local Interconnect The 10 LEs in the LAB are driven by two

Column Interconnect

local interconnect areas. The LAB can drive

two local interconnect areas.

In most designs, the registers only use global clock and clear signals.

However, in some cases, other clock or asynchronous clear signals are

needed. In addition, counters may also have synchronous clear or load

signals. In a design that uses non-global clock and clear signals, inputs

from the first LE in an LAB are re-routed to drive the control signals for

that LAB. See Figure 3.

Altera Corporation

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