Datasheet > 可编程逻辑 > 可编程逻辑器件> EPF6016TC144-2N

EPF6016TC144-2N

更新时间： 2024-01-04 00:04:56

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阿尔特拉 - ALTERA		可编程逻辑器件输入元件栅 LTE PC 时钟
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Programmable Logic Device Family

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EPF6016TC144-2N 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	LFQFP, QFP144,.63SQ,20	Reach Compliance Code：	compliant
ECCN代码：	3A991	HTS代码：	8542.39.00.01
风险等级：	5.05	Samacsys Confidence：
Samacsys Status：	Released	Samacsys PartID：	577846
Samacsys Pin Count：	144	Samacsys Part Category：	Integrated Circuit
Samacsys Package Category：	Other	Samacsys Footprint Name：	QFP50P2200X2200X160-144N
Samacsys Released Date：	2017-01-10 14:56:14	Is Samacsys：	N
其他特性：	CAN ALSO BE USED 16000 LOGIC GATES	最大时钟频率：	153 MHz
JESD-30 代码：	S-PQFP-G144	JESD-609代码：	e3
长度：	20 mm	湿度敏感等级：	3
专用输入次数：	4	I/O 线路数量：	117
输入次数：	117	逻辑单元数量：	1320
输出次数：	117	端子数量：	144
最高工作温度：	85 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 117 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP144,.63SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3/5,5 V	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Field Programmable Gate Arrays	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	20 mm	Base Number Matches：	1

EPF6016TC144-2N 数据手册

FLEX 6000

Programmable Logic

Device Family

March 2001, ver. 4.1

Data Sheet

■

Provides an ideal low-cost, programmable alternative to high-

volume gate array applications and allows fast design changes

during prototyping or design testing

Features...

Product features

–

OptiFLEX^®architecture that increases device area efficiency

Typical gates ranging from 5,000 to 24,000 gates (see Table 1)

Built-in low-skew clock distribution tree

100% functional testing of all devices; test vectors or scan chains

are not required

■

System-level features

–

In-circuit reconfigurability (ICR) via external configuration

device or intelligent controller

–

5.0-V devices are fully compliant with peripheral component

interconnect Special Interest Group (PCI SIG) PCI Local Bus

Specification, Revision 2.2

–

Built-in Joint Test Action Group (JTAG) boundary-scan test

(BST) circuitry compliant with IEEE Std. 1149.1-1990, available

without consuming additional device logic

–

MultiVolt^TMI/O interface operation, allowing a device to bridge

between systems operating at different voltages

Low power consumption (typical specification less than 0.5 mA

in standby mode)

3.3-V devices support hot-socketing

Table 1. FLEX 6000 Device Features

Feature

EPF6010A

EPF6016

EPF6016A

EPF6024A

Typical gates (1)

10,000

880

16,000

1,320

204

16,000

1,320

171

24,000

1,960

218

Logic elements (LEs)

Maximum I/O pins

Supply voltage (V_CCINT

102

)

3.3 V

5.0 V

3.3 V

Note:

(1) The embedded IEEE Std. 1149.1 JTAG circuitry adds up to 14,000 gates in addition to the listed typical gates.

Altera Corporation

A-DS-F6000-04.1

12 3 4 5 6 7...52

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