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EPF6016ATC100-3

更新时间： 2024-01-27 23:43:36
品牌 Logo 应用领域
阿尔特拉 - ALTERA 时钟栅输入元件可编程逻辑
页数 文件大小 规格书
52页 374K
描述
Loadable PLD, CMOS, PQFP100, TQFP-100

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EPF6016ATC100-3 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred零件包装代码：QFP
包装说明：LFQFP,针数：100
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.13
其他特性：CAN ALSO BE USED 16000 LOGIC GATES最大时钟频率：133 MHz
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
长度：14 mm湿度敏感等级：3
专用输入次数：4I/O 线路数量：81
端子数量：100最高工作温度：85 °C
最低工作温度：组织：4 DEDICATED INPUTS, 81 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
可编程逻辑类型：LOADABLE PLD认证状态：Not Qualified
座面最大高度：1.27 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：YES温度等级：OTHER
端子面层：MATTE TIN (472) OVER COPPER端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：14 mm
Base Number Matches：1

EPF6016ATC100-3 数据手册

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FLEX 6000 Programmable Logic Device Family Data Sheet  
The Altera® FLEX 6000 programmable logic device (PLD) family provides  
a low-cost alternative to high-volume gate array designs. FLEX 6000  
devices are based on the OptiFLEX architecture, which minimizes die size  
while maintaining high performance and routability. The devices have  
reconfigurable SRAM elements, which give designers the flexibility to  
quickly change their designs during prototyping and design testing.  
Designers can also change functionality during operation via in-circuit  
reconfiguration.  
General  
Description  
FLEX 6000 devices are reprogrammable, and they are 100%tested prior to  
shipment. As a result, designers are not required to generate test vectors  
for fault coverage purposes, allowing them to focus on simulation and  
design verification. In addition, the designer does not need to manage  
inventories of different gate array designs. FLEX 6000 devices are  
configured on the board for the specific functionality required.  
Table 3 shows FLEX 6000 performance for some common designs. All  
performance values shown were obtained using Synopsys DesignWare or  
LPM functions. Special design techniques are not required to implement  
the applications; the designer simply infers or instantiates a function in a  
Verilog HDL, VHDL, Altera Hardware Description Language (AHDL), or  
schematic design file.  
Table 3. FLEX 6000 Device Performance for Common Designs  
Application  
LEs Used  
Performance  
Units  
-1 Speed -2 Speed -3 Speed  
Grade  
Grade  
Grade  
16-bit loadable counter  
16  
16  
172  
172  
136  
12.1  
84  
153  
153  
123  
13.4  
67  
133  
133  
108  
16.6  
58  
MHz  
MHz  
MHz  
ns  
16-bit accumulator  
24-bit accumulator  
24  
16-to-1 multiplexer (pin-to-pin) (1)  
16 × 16 multiplier with a 4-stage pipeline  
10  
592  
MHz  
Note:  
(1) This performance value is measured as a pin-to-pin delay.  
Altera Corporation  
3
 
 
1234567...52

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EPF6016ATC100-3 替代型号

型号 品牌 替代类型 描述 数据表
EPF6016ATC100-3N ALTERA

完全替代

 Loadable PLD, PQFP100, TQFP-100
EPF6016ATC100-2 ALTERA

类似代替

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