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EPF6016AFC256-3

更新时间： 2024-01-17 12:08:38

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阿尔特拉 - ALTERA		时钟 LTE 栅输入元件可编程逻辑
页数	文件大小	规格书
52页	375K
描述
Loadable PLD, CMOS, PBGA256, FINE LINE, BGA-256

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EPF6016AFC256-3 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	BGA,	针数：	256
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.14	最大时钟频率：	133 MHz
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e1
长度：	17 mm	专用输入次数：	4
I/O 线路数量：	171	端子数量：	256
最高工作温度：	85 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 171 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	260	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	2.1 mm
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
温度等级：	OTHER	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	40
宽度：	17 mm	Base Number Matches：	1

EPF6016AFC256-3 数据手册

FLEX 6000 Programmable Logic Device Family Data Sheet

■

Powerful I/O pins

...and More

Features

–

Individual tri-state output enable control for each pin

Programmable output slew-rate control to reduce switching

noise

–

Fast path from register to I/O pin for fast clock-to-output time

■

Flexible interconnect

–

FastTrack^®Interconnect continuous routing structure for fast,

predictable interconnect delays

–

Dedicated carry chain that implements arithmetic functions such

as fast adders, counters, and comparators (automatically used by

software tools and megafunctions)

–

Dedicated cascade chain that implements high-speed, high-fan-

in logic functions (automatically used by software tools and

megafunctions)

–

Tri-state emulation that implements internal tri-state networks

Four low-skew global paths for clock, clear, preset, or logic

signals

■

Software design support and automatic place-and-route provided by

Altera’s development system for Windows-based PCs, Sun

SPARCstations, and HP 9000 Series 700/800

Flexible package options

–

Available in a variety of packages with 100 to 256 pins, including

the innovative FineLine BGA^TMpackages (see Table 2)

SameFrame^TMpin-compatibility (with other FLEX^®6000 devices)

across device densities and pin counts

Thin quad flat pack (TQFP), plastic quad flat pack (PQFP), and

ball-grid array (BGA) packages (see Table 2)

Footprint- and pin-compatibility with other FLEX 6000 devices

in the same package

■

Additional design entry and simulation support provided by

EDIF 2 0 0 and 3 0 0 netlist files, the library of parameterized modules

(LPM), Verilog HDL, VHDL, DesignWare components, and other

interfaces to popular EDA tools from manufacturers such as

Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys,

Synplicity, VeriBest, and Viewlogic

Table 2. FLEX 6000 Package Options & I/O Pin Count

Device

100-Pin

TQFP

100-Pin

FineLine BGA

144-Pin

TQFP

208-Pin

PQFP

240-Pin

PQFP

256-Pin

BGA

256-pin

FineLine BGA

EPF6010A

EPF6016

102

117

171

199

204

218

EPF6016A

EPF6024A

171

219

Altera Corporation

123 4 5 6 7...52

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