Datasheet > EP1M120F484C6

EP1M120F484C6

更新时间： 2024-11-02 14:49:59

品牌	Logo	应用领域
阿尔特拉 - ALTERA		LTE 栅输入元件可编程逻辑
页数	文件大小	规格书
86页	536K
描述
Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

EP1M120F484C6 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	FINE LINE, BGA-484	针数：	484
Reach Compliance Code：	not_compliant	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.26
JESD-30 代码：	S-PBGA-B484	JESD-609代码：	e0
长度：	23 mm	湿度敏感等级：	3
专用输入次数：		I/O 线路数量：	303
输入次数：	303	逻辑单元数量：	4800
输出次数：	303	端子数量：	484
最高工作温度：	85 °C	最低工作温度：
组织：	0 DEDICATED INPUTS, 303 I/O	输出函数：	MIXED
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA484,22X22,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	220
电源：	1.5/3.3,1.8 V	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	2.1 mm
子类别：	Field Programmable Gate Arrays	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	23 mm	Base Number Matches：	1

EP1M120F484C6 数据手册

Mercury

Programmable Logic

Device Family

January 2003, ver. 2.2

Data Sheet

■

High-performance programmable logic device (PLD) family (see

Table 1)

Features…

–

Integrated high-speed transceivers with support for clock data

recovery (CDR) at up to 1.25 gigabits per second (Gbps)

Look-up table (LUT)-based architecture optimized for high

speed

–

Advanced interconnect structure for fast routing of critical paths

Enhanced I/ O structure for versatile standards and interface

support

–

Up to 14,400 logic elements (LEs)

■

System-level features

–

Up to four general-purpose phase-locked loops (PLLs) with

programmable multiplication and delay shifting

Up to 12 PLL output ports

Dedicated multiplier circuitry for high-speed implementation of

signed or unsigned multiplication up to 16 × 16

Embedded system blocks (ESBs) used to implement memory

functions including quad-port RAM, true dual-port RAM, first-

in first-out (FIFO) buffers, and content-addressable memory

(CAM)

–

Each ESB contains 4,096 bits and can be split and used as two

2,048-bit unidirectional dual-port RAM blocks

Table 1. Mercury Device Features

Feature

EP1M120

EP1M350

Typical gates

HSDI channels

LEs

120,000

350,000

4,800

14,400

ESBs (1)

Maximum RAM bits

Maximum user I/O pins

49,152

303

114,688

486

Note to Table 1:

(1) Each ESB can be used for two dual- or single-port RAM blocks.

Altera Corporation

DS-MERCURY-2.2

12 3 4 5 6 7...86

中文翻译

下载PDF

与EP1M120F484C6相关器件

型号	品牌	获取价格	描述	数据表
EP1M120F484C6N	INTEL	获取价格	Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484
EP1M120F484C7	INTEL	获取价格	Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484
EP1M120F484C7AN	INTEL	获取价格	Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484
EP1M120F484C8AN	INTEL	获取价格	Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484
EP1M120F484I6	INTEL	获取价格	Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484
EP1M120FC484-5	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1M120FC484-7	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1M120FC484-7A	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1M120FC484-8A	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1M120FI484-5	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484

与EP1M120F484C6相关文章

英伟达新AI芯片Rubin或提前半年亮相
2024-11-05

6
苹果iPhone 17将全系采用三星/LG显示LTPO OLED面板
2024-11-05

3
三星深化印度制造布局，供应链本地化进程加速
2024-10-29

24
芯擎科技“星辰一号”自动驾驶芯片点亮成功，2025年量产在即
2024-10-29

25

产品中心

服务支持

精选活动

关于我们

帮助中心

EP1M120F484C6

EP1M120F484C6 技术参数

EP1M120F484C6 数据手册

与EP1M120F484C6相关器件

与EP1M120F484C6相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

EP1M120F484C6

EP1M120F484C6 技术参数

EP1M120F484C6 数据手册

与EP1M120F484C6相关器件

与EP1M120F484C6相关文章

您还可以找

您在本页遇到什么问题？