EBJ41UF8BCS0-GN-F

更新时间： 2024-11-21 12:50:23

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率时钟
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描述
4GB DDR3 SDRAM SO-DIMM

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EBJ41UF8BCS0-GN-F 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DMA	包装说明：	DIMM, DIMM204,24
针数：	204	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	访问模式：	DUAL BANK PAGE BURST
最长访问时间：	0.225 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	800 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N204	JESD-609代码：	e4
长度：	67.6 mm	内存密度：	34359738368 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	64
功能数量：	1	端口数量：	1
端子数量：	204	字数：	536870912 words
字数代码：	512000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	512MX64	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM204,24	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.5 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
最大待机电流：	0.24 A	子类别：	DRAMs
最大压摆率：	2.6 mA	最大供电电压 (Vsup)：	1.575 V
最小供电电压 (Vsup)：	1.425 V	标称供电电压 (Vsup)：	1.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	OTHER	端子形式：	NO LEAD
端子节距：	0.6 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

EBJ41UF8BCS0-GN-F 数据手册

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DATA SHEET

4GB DDR3 SDRAM SO-DIMM

EBJ41UF8BCS0 (512M words × 64 bits, 2 Ranks)

Specifications

Features

• Density: 4GB

• Organization

• Double-data-rate architecture: two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

512M words × 64 bits, 2 ranks

prefetch pipelined architecture

• Mounting 16 pieces of 2G bits DDR3 SDRAM sealed

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

in FBGA

• Package: 204-pin socket type small outline dual in

line memory module (SO-DIMM)

• DQS is edge-aligned with data for READs; center-

PCB height: 30.0mm

Lead pitch: 0.6mm

Lead-free (RoHS compliant) and Halogen-free

• Power supply: VDD = 1.5V ± 0.075V

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Data rate: 1600Mbps/1333Mbps (max.)

• Commands entered on each positive CK edge; data

Backward compatible to1066Mbps/800Mbps/667Mbps

and data mask referenced to both edges of DQS

• Eight internal banks for concurrent operation

• Data mask (DM) for write data

(components)

• Posted /CAS by programmable additive latency for

• Interface: SSTL_15

better command and data bus efficiency

• Burst lengths (BL): 8 and 4 with Burst Chop (BC)

• /CAS Latency (CL): 5, 6, 7, 8, 9, 10, 11

• /CAS write latency (CWL): 5, 6, 7, 8

• On-Die-Termination (ODT) for better signal quality

Synchronous ODT

Dynamic ODT

Asynchronous ODT

• Precharge: auto precharge option for each burst

access

• Multi Purpose Register (MPR) for pre-defined pattern

• Refresh: auto-refresh, self-refresh

• Refresh cycles

read out

• ZQ calibration for DQ drive and ODT

• Programmable Partial Array Self-Refresh (PASR)

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• /RESET pin for Power-up sequence and reset

function

• Operating case temperature range

TC = 0°C to +95°C

• SRT range:

Normal/extended

• Programmable Output driver impedance control

Document No. E1670E30 (Ver. 3.0)

Date Published January 2011 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2010-2011

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