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EBJ51RD8BAFA-8C-E

更新时间： 2024-11-21 19:56:55

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尔必达 - ELPIDA		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
21页	236K
描述
DDR DRAM Module, 64MX72, 0.4ns, CMOS, ROHS COMPLIANT, DIMM-240

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EBJ51RD8BAFA-8C-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM240,40
针数：	240	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	0.4 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	400 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N240	内存密度：	4831838208 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	240	字数：	67108864 words
字数代码：	64000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	64MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM240,40	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.5 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
子类别：	Other Memory ICs	最大供电电压 (Vsup)：	1.575 V
最小供电电压 (Vsup)：	1.425 V	标称供电电压 (Vsup)：	1.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	OTHER	端子形式：	NO LEAD
端子节距：	1 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

EBJ51RD8BAFA-8C-E 数据手册

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PRELIMINARY DATA SHEET

512MB Registered DDR3 SDRAM DIMM

EBJ51RD8BAFA (64M words × 72 bits, 1 Rank)

Specifications

Features

• Density: 512MB

• Organization

⎯ 64M words × 72 bits, 1 rank

• Mounting 9 pieces of 512M bits DDR3 SDRAM

sealed in FBGA

• Double-data-rate architecture; two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

prefetch pipelined architecture

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

• Package: 240-pin socket type dual in line memory

module (DIMM)

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

⎯ PCB height: 30.0mm

⎯ Lead pitch: 1.0mm

⎯ Lead-free (RoHS compliant)

• Power supply: VDD = 1.5V 0.075V

• Data rate: 1333Mbps/1066Mbps/800Mbps (max.)

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Eight internal banks for concurrent operation

(components)

• Data mask (DM) for write data

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• Interface: SSTL_15

• Burst lengths (BL): 8 and 4 with Burst Chop (BC)

• /CAS Latency (CL): 5, 6, 7, 8, 9

• /CAS write latency (CWL): 5, 6

• On-Die-Termination (ODT) for better signal quality

⎯ Synchronous ODT

⎯ Dynamic ODT

⎯ Asynchronous ODT

• Precharge: auto precharge option for each burst

access

• Refresh: auto-refresh, self-refresh

• Refresh cycles

• Multi Purpose Register (MPR) for temperature read

out

• ZQ calibration for DQ drive and ODT

• Programmable Partial Array Self-Refresh (PASR)

• /RESET pin for Power-up sequence and reset

function

⎯ Average refresh period

7.8μs at 0°C ≤ TC ≤ +85°C

3.9μs at +85°C < TC ≤ +95°C

• Operating case temperature range

⎯ TC = 0°C to +95°C

• SRT range:

⎯ Normal/extended

⎯ Auto/manual self-refresh

• Programmable Output driver impedance control

• 1 piece of registering clock driver and 1 piece of

serial EEPROM (256 bytes EEPROM) for Presence

Detect (PD)

Document No. E1188E10 (Ver. 1.0)

Date Published November 2007 (K) Japan

Printed in Japan

URL: http://www.elpida.com

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