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Datasheet > 逻辑 > 移位寄存器> DM74LS166N
DM74LS166N PDF预览

DM74LS166N

更新时间： 2024-11-18 23:00:43
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 移位寄存器触发器逻辑集成电路光电二极管
页数 文件大小 规格书
6页 81K
描述
8-Bit Parallel-In/Serial-Out Shift Register

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DM74LS166N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.15
其他特性：CLOCK INHIBIT计数方向：RIGHT
系列：LSJESD-30 代码：R-PDIP-T16
JESD-609代码：e0长度：19.305 mm
逻辑集成电路类型：PARALLEL IN SERIAL OUT最大频率@ Nom-Sup：20000000 Hz
位数：8功能数量：1
端子数量：16最高工作温度：70 °C
最低工作温度：输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V传播延迟（tpd）：41 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Shift Registers最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：25 MHzBase Number Matches：1

DM74LS166N 数据手册

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August 1986  
Revised March 2000  
DM74LS166  
8-Bit Parallel-In/Serial-Out Shift Register  
Clocking is accomplished on the LOW-to-HIGH level edge  
of the clock pulse through a two-input NOR gate, permitting  
one input to be used as a clock-enable or clock-inhibit func-  
tion. Holding either of the clock inputs HIGH inhibits clock-  
ing; holding either LOW enables the other clock input. This  
allows the system clock to be free running, and the register  
can be stopped on command with the other clock input.  
The clock-inhibit input should be changed to the high level  
only while the clock input is HIGH. A buffered, direct clear  
input overrides all other inputs, including the clock, and  
sets all flip-flops to zero.  
General Description  
These parallel-in or serial-in, serial-out shift registers fea-  
ture gated clock inputs and an overriding clear input. All  
inputs are buffered to lower the drive requirements to one  
normalized load, and input clamping diodes minimize  
switching transients to simplify system design. The load  
mode is established by the shift/load input. When HIGH,  
this input enables the serial data input and couples the  
eight flip-flops for serial shifting with each clock pulse.  
When LOW, the parallel (broadside) data inputs are  
enabled and synchronous loading occurs on the next clock  
pulse. During parallel loading, serial data flow is inhibited.  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74LS166M  
DM74LS166WM  
DM74LS166N  
M16A  
M16B  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow  
16-Lead Small Outline Intergrated Circuit (SOIC), JEDEC MS-013, 0.300 Wide  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
© 2000 Fairchild Semiconductor Corporation  
DS006400  
www.fairchildsemi.com  
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