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CYW312OXC

更新时间： 2024-01-23 14:25:36

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19页	193K
描述
FTG for VIA⑩ K7 Series Chipset with Programmable Output Frequency

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CYW312OXC 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
零件包装代码：	SSOP	包装说明：	SSOP, SSOP48,.4
针数：	48	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.51	Is Samacsys：	N
其他特性：	ALSO REQUIRES 2.5V SUPPLY	JESD-30 代码：	R-PDSO-G48
JESD-609代码：	e4	长度：	15.875 mm
湿度敏感等级：	3	端子数量：	48
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	200 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP48,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	2.5/3.3 V
主时钟/晶体标称频率：	14.31818 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	子类别：	Clock Generators
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Nickel/Palladium/Gold (Ni/Pd/Au)	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	宽度：	7.5057 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

CYW312OXC 数据手册

W312-02

24-MHz Clock Output (Lump Capacitance Test Load = 20 pF)

Parameter

Description

Frequency, Actual

Deviation from 24 MHz

PLL Ratio

Test Condition/Comments

Determined by PLL divider ratio (see m/n below)

(24.004 – 24)/24

Min.

Typ.

24.004

+167

Max. Unit

MHz

f_D

ppm

m/n

t_R

(14.31818 MHz x 57/34 = 24.004 MHz)

Measured from 0.4V to 2.4V

57/34

Output Rise Edge Rate

Output Fall Edge Rate

Duty Cycle

0.5

V/ns

t_F

Measured from 2.4V to 0.4V

t_D

Measured on rising and falling edge at 1.5V

f_ST

Frequency Stabilization

Assumes full supply voltage reached within 1 ms

from Power-up (cold start) from power-up. Short cycles exist prior to

frequency stabilization.

Z_o

AC Output Impedance

Average value during switching transition. Used

for determining series termination value.

VDD

1.5V

3.3

Z0 = 52:

Length = 5”

Z0 = 52:

Length = 3

”

CPUCLK_T

20p

1.5V

Clock Chip

Driver

CPU

Z0 = 52:

Length = 5”

Z0 = 52:

Length = 3

”

CPUCLK_C

20p

Figure 1. K7 Open Drain Clock Driver Test Circuit

Rev 1.0,November 27, 2006

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