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CY7C1325G-117AXC

更新时间： 2024-01-22 05:59:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
16页 364K
描述
4-Mbit (256K x 18) Flow-Through Sync SRAM

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CY7C1325G-117AXC 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete包装说明：HBGA, BGA119,7X17,50
Reach Compliance Code：compliant风险等级：5.84
最长访问时间：7.5 ns最大时钟频率 (fCLK)：117 MHz
I/O 类型：COMMONJESD-30 代码：R-PBGA-B119
JESD-609代码：e1长度：22 mm
内存密度：4718592 bit内存集成电路类型：STANDARD SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：119
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：256KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：HBGA封装等效代码：BGA119,7X17,50
封装形状：RECTANGULAR封装形式：GRID ARRAY, HEAT SINK/SLUG
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：2.4 mm最大待机电流：0.04 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.22 mA最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

CY7C1325G-117AXC 数据手册

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CY7C1325G  
4-Mbit (256K x 18) Flow-Through Sync SRAM  
Features  
Functional Description[1]  
• 256K x 18 common I/O  
The CY7C1325G is a 256 K x 18 synchronous cache RAM  
designed to interface with high-speed microprocessors with  
minimum glue logic. Maximum access delay from clock rise is  
• 3.3V core power supply (VDD  
)
• 2.5V or 3.3V I/O power supply (VDDQ  
)
6.5 ns (133-MHz version). A 2-bit on-chip counter captures the  
first address in a burst and increments the address automati-  
cally for the rest of the burst access. All synchronous inputs  
are gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(CE1), depth-expansion Chip Enables (CE2 and CE3), Burst  
Control inputs (ADSC, ADSP, and ADV), Write Enables  
(BW[A:B], and BWE), and Global Write (GW). Asynchronous  
inputs include the Output Enable (OE) and the ZZ pin.  
• Fast clock-to-output times  
— 6.5 ns (133-MHz version)  
• Provide high-performance 2-1-1-1 access rate  
• User-selectable burst counter supporting Intel®  
Pentium® interleaved or linear burst sequences  
• Separate processor and controller address strobes  
• Synchronous self-timed write  
The CY7C1325G allows either interleaved or linear burst  
sequences, selected by the MODE input pin. A HIGH selects  
an interleaved burst sequence, while a LOW selects a linear  
burst sequence. Burst accesses can be initiated with the  
Processor Address Strobe (ADSP) or the cache Controller  
Address Strobe (ADSC) inputs.  
• Asynchronous output enable  
• Available in lead-free 100-Pin TQFP package, lead-free  
and non-lead-free 119-Ball BGA package  
• “ZZ” Sleep Mode option  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
The CY7C1325G operates from a +3.3V core power supply  
while all outputs may operate with either a +2.5 or +3.3V  
supply. All inputs and outputs are JEDEC-standard  
JESD8-5-compatible.  
Logic Block Diagram  
ADDRESS  
REGISTER  
A0,A1,A  
A[1:0]  
Q1  
MODE  
ADV  
CLK  
BURST  
COUNTER AND  
LOGIC  
CLR  
Q0  
ADSC  
ADSP  
DQ  
B,DQPB  
DQ  
B,DQPB  
WRITE DRIVER  
WRITE REGISTER  
BW  
B
A
MEMORY  
ARRAY  
OUTPUT  
BUFFERS  
DQs  
DQP  
DQP  
SENSE  
AMPS  
A
B
DQ  
A,DQPA  
DQA,DQPA  
WRITE REGISTER  
WRITE DRIVER  
BW  
BWE  
GW  
INPUT  
REGISTERS  
ENABLE  
REGISTER  
CE  
CE  
CE  
1
2
3
OE  
SLEEP  
CONTROL  
ZZ  
Note:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05518 Rev. *D  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised July 4, 2006  
1234567...16

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