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CY7C1325H-133AXI PDF预览

CY7C1325H-133AXI

更新时间： 2024-11-23 12:52:39
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
21页 731K
描述
4-Mbit (256 K × 18) Flow-Through Sync SRAM

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CY7C1325H-133AXI 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：LQFP,Reach Compliance Code：compliant
ECCN代码：3A991.B.2.BHTS代码：8542.32.00.41
Factory Lead Time：1 week风险等级：5.73
最长访问时间：6.5 nsJESD-30 代码：R-PQFP-G100
JESD-609代码：e3长度：20 mm
内存密度：4718592 bit内存集成电路类型：CACHE SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：100
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：256KX18
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：RECTANGULAR封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：14 mmBase Number Matches：1

CY7C1325H-133AXI 数据手册

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CY7C1325H  
4-Mbit (256 K × 18) Flow-Through  
Sync SRAM  
4-Mbit (256  
K × 18) Flow-Through Sync SRAM  
Features  
Functional Description  
■ 256 K × 18 common I/O  
The CY7C1325H is a 256 K × 18 synchronous cache RAM  
designed to interface with high speed microprocessors with  
minimum glue logic. Maximum access delay from clock rise is  
6.5 ns (133 MHz version). A 2 bit on-chip counter captures the  
first address in a burst and increments the address automatically  
for the rest of the burst access. All synchronous inputs are gated  
by registers controlled by a positive-edge-triggered Clock Input  
(CLK). The synchronous inputs include all addresses, all data  
inputs, address-pipelining chip enable (CE1), depth-expansion  
chip enables (CE2 and CE3), burst control inputs (ADSC, ADSP,  
and ADV), write enables (BW[A:B], and BWE), and global write  
(GW). Asynchronous inputs include the output enable (OE) and  
the ZZ pin.  
■ 3.3 V core power supply (VDD  
)
■ 2.5 V or 3.3 V I/O power supply (VDDQ  
)
■ Fast clock-to-output times  
■ 6.5 ns (133 MHz version)  
■ Provide high performance 2-1-1-1 access rate  
■ User selectable burst counter supporting Intel Pentium  
interleaved or linear burst sequences  
■ Separate processor and controller address strobes  
■ Synchronous self timed write  
The CY7C1325H allows either interleaved or linear burst  
sequences, selected by the MODE input pin. A HIGH selects an  
interleaved burst sequence, while a LOW selects a linear burst  
sequence. Burst accesses can be initiated with the processor  
address strobe (ADSP) or the cache controller address strobe  
(ADSC) inputs.  
■ Asynchronous output enable  
■ Available in Pb-free 100-pin TQFP package  
■ “ZZ” sleep mode option  
Addresses and chip enables are registered at rising edge of  
clock when either address strobe processor (ADSP) or address  
strobe controller (ADSC) are active. Subsequent burst  
addresses can be internally generated as controlled by the  
advance pin (ADV).  
The CY7C1325H operates from a +3.3 V core power supply  
while all outputs may operate with either a +2.5 or +3.3 V supply.  
All  
inputs  
and  
outputs  
are  
JEDEC-standard  
JESD8-5-compatible.  
Logic Block Diagram  
ADDRESS  
REGISTER  
A0,A1,A  
A[1:0]  
Q1  
MODE  
ADV  
CLK  
BURST  
COUNTER AND  
LOGIC  
CLR  
Q0  
ADSC  
ADSP  
DQ  
B,DQP B  
DQ  
B,DQP B  
WRITE DRIVER  
WRITE REGISTER  
BW  
B
MEMORY  
ARRAY  
OUTPUT  
BUFFERS  
DQs  
DQP  
DQP  
SENSE  
AMPS  
A
B
DQ A,DQP A  
WRITE DRIVER  
DQ A,DQP A  
WRITE REGISTER  
BW  
A
BWE  
GW  
INPUT  
REGISTERS  
ENABLE  
REGISTER  
CE  
CE  
1
2
3
CE  
OE  
SLEEP  
CONTROL  
ZZ  
Cypress Semiconductor Corporation  
Document Number: 001-86114 Rev. **  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised February 20, 2013  
1234567...21

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与CY7C1325H-133AXI相关器件

型号 品牌 获取价格 描述 数据表
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