5秒后页面跳转
捷配首页

Datasheet > 存储 > SRAM> CY7C1223H-133AXI
CY7C1223H-133AXI PDF预览

CY7C1223H-133AXI

更新时间： 2024-09-17 02:55:55
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
16页 706K
描述
2-Mbit (128K x 18) Pipelined DCD Sync SRAM

阅读下载

中文翻译

获取价格

CY7C1223H-133AXI 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFP包装说明：LQFP, QFP100,.63X.87
针数：100Reach Compliance Code：compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.8最长访问时间：4 ns
其他特性：PIPELINED ARCHITECTURE最大时钟频率 (fCLK)：133 MHz
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
JESD-609代码：e3长度：20 mm
内存密度：2359296 bit内存集成电路类型：CACHE SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：100
字数：131072 words字数代码：128000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：128KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP100,.63X.87
封装形状：RECTANGULAR封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.04 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.225 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：14 mmBase Number Matches：1

CY7C1223H-133AXI 数据手册

 浏览型号CY7C1223H-133AXI的Datasheet PDF文件第2页浏览型号CY7C1223H-133AXI的Datasheet PDF文件第3页浏览型号CY7C1223H-133AXI的Datasheet PDF文件第4页浏览型号CY7C1223H-133AXI的Datasheet PDF文件第5页浏览型号CY7C1223H-133AXI的Datasheet PDF文件第6页浏览型号CY7C1223H-133AXI的Datasheet PDF文件第7页 
CY7C1223H  
2-Mbit (128K x 18) Pipelined DCD Sync SRAM  
Features  
Functional Description[1]  
• Registered inputs and outputs for pipelined operation  
• Optimal for performance (Double-Cycle deselect)  
— Depth expansion without wait state  
• 128K × 18-bit common I/O architecture  
• 3.3V core power supply  
The CY7C1223H SRAM integrates 128K x 18 SRAM cells with  
advanced synchronous peripheral circuitry and a two-bit  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(CE1), depth-expansion Chip Enables (CE2 and CE3), Burst  
Control inputs (ADSC, ADSP, and ADV), Write Enables  
(BW[A:B] and BWE), and Global Write (GW). Asynchronous  
inputs include the Output Enable (OE) and the ZZ pin.  
• 3.3V/2.5V I/O supply  
• Fast clock-to-output time  
— 3.5 ns (for 166-MHz device)  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
— 4.0 ns (for 133-MHz device)  
• Provide high-performance 3-1-1-1 access rate  
• User-selectable burst counter supporting Intel®  
Pentium® interleaved or linear burst sequences  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to two bytes wide as  
controlled by the byte write control inputs. GW active LOW  
causes all bytes to be written. This device incorporates an  
additional pipelined enable register which delays turning off  
the output buffers an additional cycle when a deselect is  
executed.This feature allows depth expansion without penal-  
izing system performance.  
• Separate processor and controller address strobes  
• Synchronous self-timed write  
• Asynchronous Output Enable  
• Offered in JEDEC-standard lead-free 100-pin TQFP  
package  
• “ZZ” Sleep Mode option  
The CY7C1223H operates from a +3.3V core power supply  
while all outputs operate with either a +3.3V/2.5V supply. All  
inputs and outputs are JEDEC-standard JESD8-5-compatible.  
Selection Guide  
166 MHz  
3.5  
133 MHz  
4.0  
Unit  
ns  
Maximum Access Time  
Maximum Operating Current  
240  
225  
mA  
mA  
Maximum CMOS Standby Current  
40  
40  
Note:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05674 Rev. *B  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised February 6, 2006  
[+] Feedback  
1234567...16

中文翻译

下载PDF

与CY7C1223H-133AXI相关器件

型号 品牌 获取价格 描述 数据表
CY7C1223H-166AXC CYPRESS

获取价格

 		2-Mbit (128K x 18) Pipelined DCD Sync SRAM
CY7C1223H-166AXI CYPRESS

获取价格

 		2-Mbit (128K x 18) Pipelined DCD Sync SRAM
CY7C123-10DMB ETC

获取价格

 		x4 SRAM
CY7C123-10KMB CYPRESS

获取价格

 		Standard SRAM, 256X4, 10ns, CMOS, CDFP24, CERPACK-24
CY7C123-10LMB ETC

获取价格

 		x4 SRAM
CY7C123-12DC CYPRESS

获取价格

 		Standard SRAM, 256X4, 12ns, CMOS, CDIP24, 0.300 INCH, CERDIP-24
CY7C123-12DMB ETC

获取价格

 		x4 SRAM
CY7C123-12KMB CYPRESS

获取价格

 		Standard SRAM, 256X4, 12ns, CMOS, CDFP24, CERPACK-24
CY7C123-12LC ETC

获取价格

 		x4 SRAM
CY7C123-12LMB ETC

获取价格

 		x4 SRAM

与CY7C1223H-133AXI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证