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CY7C1049AV33-12VC

更新时间： 2024-11-06 21:12:23

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		静态存储器光电二极管内存集成电路
页数	文件大小	规格书
8页	94K
描述
Standard SRAM, 512KX8, 12ns, CMOS, PDSO36, 0.400 INCH, PLASTIC, SOJ-36

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CY7C1049AV33-12VC 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SOJ
包装说明：	0.400 INCH, PLASTIC, SOJ-36	针数：	36
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.72
最长访问时间：	12 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PDSO-J36	JESD-609代码：	e0
长度：	23.495 mm	内存密度：	4194304 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	8
功能数量：	1	端子数量：	36
字数：	524288 words	字数代码：	512000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	512KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOJ	封装等效代码：	SOJ36,.44
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	3.683 mm	最大待机电流：	0.01 A
最小待机电流：	3 V	子类别：	SRAMs
最大压摆率：	0.21 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	10.16 mm	Base Number Matches：	1

CY7C1049AV33-12VC 数据手册

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CY7C1049AV33

GVT73512A8

PRELIMINARY

512K x 8 Static RAM

Functional Description

Features

• Fast access times: 10, 12 ns

• Fast OE access times: 5, 6 ns

The CY7C1049AV33 /GVT73512A8 is organized as a 524,288

x 8 SRAM using a four-transistor memory cell with a high-per-

formance, silicon gate, low-power CMOS process. Cypress

SRAMs are fabricated using double-layer polysilicon, dou-

ble-layer metal technology.

• Single +3.3V ±0.3V power supply

• Fully static—no clock or timing strobes necessary

• All inputs and outputs are TTL-compatible

• Three0-state outputs

• Center power and ground pins for greater noise immu-

nity

This device offers center power and ground pins for improved

performance and noise immunity. Static design eliminates the

need for external clocks or timing strobes. For increased sys-

tem flexibility and eliminating bus contention problems, this de-

vice offers Chip Enable (CE) and Output Enable (OE) with this

organization.

• JEDEC standard for functionality and revolutionary pi-

nout

• Easy memory expansion with CE and OE options

• Automatic CE power-down

• High-performance, low-power consumption, CMOS

double-poly, double-metal process

Writing to these devices is accomplished when Write Enable

(WE) and Chip Enable (CE) inputs are both LOW. Reading is

accomplished when (CE) and (OE) go LOW with (WE) remain-

ing HIGH. The device offers a low-power standby mode when

chip is not selected. This allows system designers to meet low

standby power requirements.

Functional Block Diagram

V_CC

V_SS

A₀

DQ₁

MEMORY ARRAY

1024 ROWS X 512 X 8

COLUMNS

DQ₈

CE#

WE#

OE#

A₁₈

POWER

DOWN

COLUMN DECODER

Selection Guide

CY7C1049AV33 -10/

GVT73512A8-10

CY7C1049AV33 -12/

GVT73512A8-12

Maximum Access Time (ns)

240

210

Maximum Operating Current (mA)

Maximum CMOS Standby Current (mA)

Com’l/Ind’l

Com’l

3.0

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

June 15, 2000

12 3 4 5 6 7 8

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CY7C1049B-12VXCT	CYPRESS	获取价格	Standard SRAM, 512KX8, 12ns, CMOS, PDSO36, 0.400 INCH, LEAD FREE, SOJ-36
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