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CY7C1049B-12VXCT PDF预览

CY7C1049B-12VXCT

更新时间： 2024-02-01 10:02:57
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
9页 282K
描述
Standard SRAM, 512KX8, 12ns, CMOS, PDSO36, 0.400 INCH, LEAD FREE, SOJ-36

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CY7C1049B-12VXCT 技术参数

生命周期：Obsolete零件包装代码：SOJ
包装说明：SOJ,针数：36
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.65
最长访问时间：12 nsJESD-30 代码：R-PDSO-J36
长度：23.495 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端子数量：36
字数：524288 words字数代码：512000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：512KX8
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：3.683 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

CY7C1049B-12VXCT 数据手册

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CY7C1049B  
512K x 8 Static RAM  
Features  
Functional Description[1]  
• High speed  
The CY7C1049B is a high-performance CMOS static RAM  
organized as 524,288 words by 8 bits. Easy memory  
expansion is provided by an active LOW Chip Enable (CE), an  
active LOW Output Enable (OE), and tri-state drivers. Writing  
to the device is accomplished by taking Chip Enable (CE) and  
Write Enable (WE) inputs LOW. Data on the eight I/O pins (I/O0  
through I/O7) is then written into the location specified on the  
address pins (A0 through A18).  
— tAA = 12 ns  
• Low active power  
— 1320 mW (max.)  
• Low CMOS standby power (Commercial L version)  
— 2.75 mW (max.)  
• 2.0V Data Retention (400 µW at 2.0V retention)  
• Automatic power-down when deselected  
• TTL-compatible inputs and outputs  
• Easy memory expansion with CE and OE features  
Reading from the device is accomplished by taking Chip  
Enable (CE) and Output Enable (OE) LOW while forcing Write  
Enable (WE) HIGH. Under these conditions, the contents of  
the memory location specified by the address pins will appear  
on the I/O pins.  
The eight input/output pins (I/O0 through I/O7) are placed in a  
high-impedance state when the device is deselected (CE  
HIGH), the outputs are disabled (OE HIGH), or during a write  
operation (CE LOW, and WE LOW).  
• Available in Pb-free and non Pb-free 36-Lead (400-Mil)  
Molded SOJ  
The CY7C1049B is available in a standard 400-mil-wide  
36-pin SOJ package with center power and ground (revolu-  
tionary) pinout.  
Logic Block Diagram  
Pin Configuration  
SOJ  
Top View  
A
A
36  
35  
34  
33  
1
NC  
0
1
2
3
4
A
A
A
A
18  
17  
16  
15  
A
2
A
A
3
4
32  
5
CE  
31  
30  
29  
28  
6
OE  
I/O  
I/O  
7
8
9
0
1
7
I/O  
I/O  
V
6
I/O  
0
GND  
CC  
INPUT BUFFER  
27  
26  
25  
GND  
10  
11  
12  
13  
V
CC  
A
I/O  
I/O  
I/O  
A
0
2
5
4
I/O  
I/O  
1
A
I/O3  
WE  
1
24  
23  
22  
21  
20  
19  
A
14  
2
A
A
2
A
14  
15  
16  
17  
18  
13  
A
5
3
A
6
12  
A
4
A
A
A
7
11  
10  
A
5
I/O  
I/O  
I/O  
I/O  
3
4
5
A
8
512K x 8  
ARRAY  
A
6
A
NC  
9
A
7
A
8
9
A
A
10  
6
7
POWER  
DOWN  
COLUMN  
DECODER  
CE  
I/O  
WE  
OE  
Note:  
1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05169 Rev. *B  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised August 31, 2006  
1234567...9

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