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CY7C1019BV33-15VIT PDF预览

CY7C1019BV33-15VIT

更新时间： 2024-02-13 07:30:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
7页 225K
描述
Standard SRAM, 128KX8, 15ns, CMOS, PDSO32, 0.400 INCH, PLASTIC, SOJ-32

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CY7C1019BV33-15VIT 技术参数

生命周期：Obsolete零件包装代码：SOJ
包装说明：0.400 INCH, PLASTIC, SOJ-32针数：32
Reach Compliance Code：unknownECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.21
最长访问时间：15 nsJESD-30 代码：R-PDSO-J32
长度：20.955 mm内存密度：1048576 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端子数量：32
字数：131072 words字数代码：128000
工作模式：ASYNCHRONOUS组织：128KX8
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：3.7592 mm最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：2.97 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
端子形式：J BEND端子节距：1.27 mm
端子位置：DUAL宽度：10.16 mm
Base Number Matches：1

CY7C1019BV33-15VIT 数据手册

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CY7C1019BV33  
CY7C1018BV33  
AC Test Loads and Waveforms  
R1 480 Ω  
ALL INPUT PULSES  
90%  
10%  
R1 480 Ω  
3.3V  
3.3V  
OUTPUT  
3.0V  
GND  
90%  
10%  
OUTPUT  
R2  
R2  
255 Ω  
30 pF  
5 pF  
255 Ω  
≤ 3 ns  
≤ 3 ns  
INCLUDING  
JIG AND  
SCOPE  
INCLUDING  
JIG AND  
SCOPE  
(b)  
(a)  
THÉ  
Equivalent to:  
VENIN EQUIVALENT  
167 Ω  
1.73V  
OUTPUT  
Switching Characteristics[4] Over the Operating Range  
7C1019BV33-10  
7C1018BV33-10  
7C1019BV33-12  
7C1018BV33-12  
7C1019BV33-15  
7C1018BV33-15  
Parameter  
READ CYCLE  
tRC  
Description  
Min.  
10  
3
Max.  
Min.  
Max.  
Min.  
15  
3
Max.  
Unit  
Read Cycle Time  
12  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tAA  
Address to Data Valid  
Data Hold from Address Change  
CE LOW to Data Valid  
OE LOW to Data Valid  
OE LOW to Low Z  
OE HIGH to High Z[5, 6]  
CE LOW to Low Z[6]  
CE HIGH to High Z[5, 6]  
CE LOW to Power-Up  
CE HIGH to Power-Down  
10  
12  
15  
tOHA  
3
tACE  
10  
5
12  
6
15  
7
tDOE  
tLZOE  
0
3
0
0
3
0
0
3
0
tHZOE  
tLZCE  
tHZCE  
tPU  
5
5
6
6
7
7
tPD  
10  
12  
15  
WRITE CYCLE[7, 8]  
tWC  
tSCE  
tAW  
Write Cycle Time  
10  
8
12  
9
15  
10  
10  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
CE LOW to Write End  
Address Set-Up to Write End  
Address Hold from Write End  
Address Set-Up to Write Start  
WE Pulse Width  
7
8
tHA  
0
0
tSA  
0
0
0
tPWE  
tSD  
7
8
10  
8
Data Set-Up to Write End  
Data Hold from Write End  
WE HIGH to Low Z[6]  
5
6
tHD  
0
0
0
tLZWE  
3
3
3
tHZWE  
WE LOW to High Z[5, 6]  
5
6
7
Notes:  
4. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified  
IOL/IOH and 30-pF load capacitance.  
5. tHZOE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.  
6. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.  
7. The internal write time of the memory is defined by the overlap of CELOW and WE LOW. CE and WE must be LOW to initiate a write, and the transition of any of these  
signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.  
8. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of tHZWE and tSD  
.
3
1234567

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