Datasheet > 暂无类别数据> CY7C1012DV33-10BGXI

CY7C1012DV33-10BGXI

更新时间： 2024-09-18 06:51:39

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赛普拉斯 - CYPRESS		/
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12-Mbit (512K X 24) Static RAM

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CY7C1012DV33-10BGXI 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	22 X 14 MM, 2.40 MM HEIGHT, LEAD FREE, PLASTIC, BGA-119
针数：	119	Reach Compliance Code：	compliant
ECCN代码：	3A991.B.2.B	HTS代码：	8542.32.00.41
Factory Lead Time：	1 week	风险等级：	8.59
最长访问时间：	10 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e1
长度：	22 mm	内存密度：	12582912 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	24
湿度敏感等级：	3	功能数量：	1
端子数量：	119	字数：	524288 words
字数代码：	512000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	512KX24	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA119,7X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	2.4 mm
最大待机电流：	0.025 A	最小待机电流：	2 V
子类别：	SRAMs	最大压摆率：	0.175 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

CY7C1012DV33-10BGXI 数据手册

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CY7C1012DV33

12-Mbit (512K X 24) Static RAM

Features

Functional Description

■

High speed

t_AA= 10 ns

Low active power

I_CC= 175 mA at 10 ns

Low CMOS standby power

I_SB2= 25 mA

The CY7C1012DV33 is a high performance CMOS static RAM

organized as 512K words by 24 bits. Each data byte is separately

controlled by the individual chip selects (CE₁, CE₂, and CE₃).

CE₁controls the data on the I/O₀– I/O₇, while CE₂controls the

data on I/O₈– I/O₁₅, and CE₃controls the data on the data pins

I/O₁₆– I/O₂₃. This device has an automatic power down feature

that significantly reduces power consumption when deselected.

❐

Writing the data bytes into the SRAM is accomplished when the

chip select controlling that byte is LOW and the write enable input

(WE) input is LOW. Data on the respective input and output (I/O)

pins is then written into the location specified on the address pins

(A₀– A₁₈). Asserting all of the chip selects LOW and write enable

LOW writes all 24 bits of data into the SRAM. Output enable (OE)

is ignored while in WRITE mode.

■

Operating voltages of 3.3 ± 0.3V

2.0V data retention

Automatic power down when deselected

TTL compatible inputs and outputs

Available in Pb-free standard 119-ball PBGA

Data bytes are also individually read from the device. Reading a

byte is accomplished when the chip select controlling that byte

is LOW and write enable (WE) HIGH, while output enable (OE)

remains LOW. Under these conditions, the contents of the

memory location specified on the address pins appear on the

specified data input and output (I/O) pins. Asserting all the chip

selects LOW reads all 24 bits of data from the SRAM.

The 24 I/O pins (I/O₀– I/O₂₃) are placed in a high impedance

state when all the chip selects are HIGH or when the output

enable (OE) is HIGH during a READ mode. For more infor-

mation, see the Truth Table on page 8.

Logic Block Diagram

INPUT BUFFER

I/O₀– I/O₇

I/O₈– I/O₁₅

I/O₁₆– I/O₂₃

512K x 24

ARRAY

A_(9:0)

CE₁, CE₂, CE₃

COLUMN

DECODER

CONTROL LOGIC

A_(18:10)

Cypress Semiconductor Corporation

Document Number: 38-05610 Rev. *D

•

198 Champion Court

•

San Jose

CA 95134-1709

•

408-943-2600

Revised November 6, 2008

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CY7C1012DV33-10BGXIT	CYPRESS	完全替代	暂无描述
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CY7C101-35VC	ETC	获取价格	x4 SRAM
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