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CY7C09369V PDF预览

CY7C09369V

更新时间： 2022-04-23 23:00:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
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19页 348K
描述
3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM

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CY7C09369V 数据手册

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CY7C09269V/79V/89V  
CY7C09369V/79V/89V  
Switching Characteristics Over the Operating Range  
CY7C09269V/79V/89V  
CY7C09369V/79V/89V  
-6[1, 2]  
-7[2]  
-9  
-12  
Parameter  
Description  
fMax Flow-Through  
fMAX1  
fMAX2  
tCYC1  
tCYC2  
tCH1  
tCL1  
tCH2  
tCL2  
tR  
53  
45  
83  
40  
67  
33  
50  
MHz  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
fMax Pipelined  
100  
Clock Cycle Time - Flow-Through  
Clock Cycle Time - Pipelined  
Clock HIGH Time - Flow-Through  
Clock LOW Time - Flow-Through  
Clock HIGH Time - Pipelined  
Clock LOW Time - Pipelined  
Clock Rise Time  
19  
10  
6.5  
6.5  
4
22  
12  
7.5  
7.5  
5
25  
15  
12  
12  
6
30  
20  
12  
12  
8
4
5
6
8
3
3
3
3
3
3
3
3
tF  
Clock Fall Time  
tSA  
Address Set-Up Time  
Address Hold Time  
3.5  
0
4
0
4
1
4
1
4
1
4
1
4
1
5
1
4
1
4
1
4
1
4
1
4
1
4
1
5
1
4
1
tHA  
tSC  
Chip Enable Set-Up Time  
Chip Enable Hold Time  
R/W Set-Up Time  
3.5  
0
4
tHC  
0
tSW  
3.5  
0
4
tHW  
R/W Hold Time  
0
tSD  
Input Data Set-Up Time  
Input Data Hold Time  
3.5  
0
4
tHD  
0
tSAD  
tHAD  
tSCN  
tHCN  
tSRST  
tHRST  
tOE  
ADS Set-Up Time  
3.5  
0
4
ADS Hold Time  
0
CNTEN Set-Up Time  
3.5  
0
4.5  
0
CNTEN Hold Time  
CNTRST Set-Up Time  
CNTRST Hold Time  
3.5  
0
4
0
Output Enable to Data Valid  
OE to Low Z  
8
9
10  
12  
[14,15]  
tOLZ  
2
1
2
1
2
1
2
1
[14,15]  
tOHZ  
OE to High Z  
7
7
7
20  
9
7
tCD1  
tCD2  
tDC  
Clock to Data Valid - Flow-Through  
Clock to Data Valid - Pipelined  
Data Output Hold After Clock HIGH  
Clock HIGH to Output High Z  
Clock HIGH to Output Low Z  
15  
6.5  
18  
7.5  
25  
12  
2
2
2
2
2
2
2
2
2
2
2
2
[14,15]  
tCKZ  
9
9
9
9
[14,15]  
tCKZ  
Port to Port Delays  
tCWDD Write Port Clock HIGH to Read Data Delay  
tCCS Clock to Clock Set-Up Time  
30  
9
35  
10  
40  
15  
40  
15  
ns  
ns  
Notes:  
14. Test conditions used are Load 2.  
15. This parameter is guaranteed by design, but it is not production tested.  
Document #: 38-06056 Rev. **  
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型号 品牌 获取价格 描述 数据表
CY7C09369V-10AC CYPRESS

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 		Multi-Port SRAM, 32KX9, 10ns, CMOS, PQFP100, PLASTIC, TQFP-100
CY7C09369V-12AC CYPRESS

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 		3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM
CY7C09369V-12AI CYPRESS

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CY7C09369V-12AXC CYPRESS

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 		3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM
CY7C09369V-6AC CYPRESS

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CY7C09369V-6ACT CYPRESS

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 		暂无描述
CY7C09369V-6AXC CYPRESS

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CY7C09369V-6AXC ROCHESTER

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 		16KX18 DUAL-PORT SRAM, 6.5ns, PQFP100, LEAD FREE, PLASTIC, MS-026, TQFP-100
CY7C09369V-7AC CYPRESS

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 		3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM
CY7C09369V-7AI CYPRESS

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