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CY7C09179V-7AC

更新时间： 2024-01-28 13:19:09
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
18页 335K
描述
3.3V 32K/64K/128K x 8/9 Synchronous Dual-Port Static RAM

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CY7C09179V-7AC 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP,针数：100
Reach Compliance Code：unknownECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.79
最长访问时间：18 ns其他特性：FLOW-THROUGH OR PIPELINED ARCHITECTURE
JESD-30 代码：S-PQFP-G100长度：14 mm
内存密度：294912 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：9功能数量：1
端子数量：100字数：32768 words
字数代码：32000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：32KX9封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD宽度：14 mm
Base Number Matches：1

CY7C09179V-7AC 数据手册

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CY7C09079V/89V/99V  
CY7C09179V/89V/99V  
Switching Waveforms (continued)  
Bank Select Pipelined Read[20, 21]  
-
t
CYC2  
t
t
CL2  
CH2  
CLK  
L
t
t
t
HA  
SA  
ADDRESS  
A
A
A
5
A
A
A
(B1)  
3
4
0
1
2
t
HC  
SC  
CE  
0(B1)  
t
t
t
t
t
CKHZ  
t
t
CD2  
CD2  
CD2  
HC  
CKHZ  
SC  
D
D
D
3
DATA  
1
0
OUT(B1)  
t
t
HA  
SA  
t
t
t
CKLZ  
DC  
DC  
A
A
A
5
ADDRESS  
A
0
A
A
3
4
(B2)  
1
2
t
t
HC  
SC  
CE  
0(B2)  
t
t
t
CD2  
t
CD2  
CKHZ  
t
SC  
HC  
DATA  
OUT(B2)  
D
D
4
2
t
t
CKLZ  
CKLZ  
Left Port Write to Flow-Through Right Port Read[22, 23, 24, 25]  
CLK  
R/W  
L
L
t
t
HW  
SW  
t
t
HA  
SA  
NO  
MATCH  
ADDRESS  
MATCH  
VALID  
L
t
t
HD  
SD  
DATA  
INL  
t
CCS  
CLK  
R
R
R
t
CD1  
t
t
t
t
SW  
SA  
HW  
HA  
R/W  
NO  
MATCH  
MATCH  
ADDRESS  
t
t
CWDD  
CD1  
DATA  
VALID  
VALID  
OUTR  
t
DC  
t
DC  
Notes:  
20. In this depth expansion example, B1 represents Bank #1 and B2 is Bank #2; Each Bank consists of one Cypress dual-port device from this datasheet.  
ADDRESS(B1) = ADDRESS(B2)  
21. OE and ADS = VIL; CE1(B1), CE1(B2), R/W, CNTEN, and CNTRST = VIH  
22. The same waveforms apply for a right port write to flow-through left port read.  
23. CE0 and ADS = VIL; CE1, CNTEN, and CNTRST = VIH  
24. OE = VIL for the right port, which is being read from. OE = VIH for the left port, which is being written to.  
.
.
.
25. It tCCS ≤ maximum specified, then data from right port READ is not valid until the maximum specified for tCWDD. If tCCS>maximum specified, then data is not  
valid until tCCS + tCD1. tCWDD does not apply in this case.  
Document #: 38-06043 Rev. *A  
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CY7C09179V-7ACT CYPRESS Dual-Port SRAM, 32KX9, 18ns, CMOS, PQFP100, PLASTIC, TQFP-100

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