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CY7C09179V-7AC PDF预览

CY7C09179V-7AC

更新时间： 2024-02-04 18:27:48
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
18页 335K
描述
3.3V 32K/64K/128K x 8/9 Synchronous Dual-Port Static RAM

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CY7C09179V-7AC 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP,针数：100
Reach Compliance Code：unknownECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.79
最长访问时间：18 ns其他特性：FLOW-THROUGH OR PIPELINED ARCHITECTURE
JESD-30 代码：S-PQFP-G100长度：14 mm
内存密度：294912 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：9功能数量：1
端子数量：100字数：32768 words
字数代码：32000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：32KX9封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD宽度：14 mm
Base Number Matches：1

CY7C09179V-7AC 数据手册

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CY7C09079V/89V/99V  
CY7C09179V/89V/99V  
Switching Characteristics Over the Operating Range  
CY7C09079V/89V/99V  
CY7C09179V/89V/99V  
-6[1]  
-7[1]  
-9  
-12  
Parameter  
fMAX1  
fMAX2  
tCYC1  
tCYC2  
tCH1  
tCL1  
tCH2  
tCL2  
tR  
Description  
fMax Flow-Through  
53  
45  
83  
40  
67  
33  
50  
MHz  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
fMax Pipelined  
100  
Clock Cycle Time - Flow-Through  
Clock Cycle Time - Pipelined  
Clock HIGH Time - Flow-Through  
Clock LOW Time - Flow-Through  
Clock HIGH Time - Pipelined  
Clock LOW Time - Pipelined  
Clock Rise Time  
19  
10  
6.5  
6.5  
4
22  
12  
7.5  
7.5  
5
25  
15  
12  
12  
6
30  
20  
12  
12  
8
4
5
6
8
3
3
3
3
3
3
3
3
tF  
Clock Fall Time  
tSA  
Address Set-Up Time  
Address Hold Time  
3.5  
0
4
0
4
1
4
1
4
1
4
1
4
1
5
1
4
1
4
1
4
1
4
1
4
1
4
1
5
1
4
1
tHA  
tSC  
Chip Enable Set-Up Time  
Chip Enable Hold Time  
R/W Set-Up Time  
3.5  
0
4
tHC  
0
tSW  
3.5  
0
4
tHW  
R/W Hold Time  
0
tSD  
Input Data Set-Up Time  
Input Data Hold Time  
3.5  
0
4
tHD  
0
tSAD  
tHAD  
tSCN  
tHCN  
tSRST  
tHRST  
tOE  
ADS Set-Up Time  
3.5  
0
4
ADS Hold Time  
0
CNTEN Set-Up Time  
3.5  
0
4.5  
0
CNTEN Hold Time  
CNTRST Set-Up Time  
CNTRST Hold Time  
3.5  
0
4
0
Output Enable to Data Valid  
OE to Low Z  
8
9
10  
12  
[14, 15]  
tOLZ  
2
1
2
1
2
1
2
1
[14, 15]  
tOHZ  
OE to High Z  
7
7
7
20  
9
7
tCD1  
tCD2  
tDC  
Clock to Data Valid - Flow-Through  
Clock to Data Valid - Pipelined  
Data Output Hold After Clock HIGH  
Clock HIGH to Output High Z  
Clock HIGH to Output Low Z  
15  
6.5  
18  
7.5  
25  
12  
2
2
2
2
2
2
2
2
2
2
2
2
[14, 15]  
tCKHZ  
9
9
9
9
[14, 15]  
tCKLZ  
Port to Port Delays  
tCWDD Write Port Clock HIGH to Read Data Delay  
tCCS Clock to Clock Set-Up Time  
30  
9
35  
10  
40  
15  
40  
15  
ns  
ns  
Notes:  
14. Test conditions used are Load 2.  
15. This parameter is guaranteed by design, but it is not production tested.  
Document #: 38-06043 Rev. *A  
Page 7 of 18  
1...45678910...18

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