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CY29653AC

更新时间： 2024-11-12 04:13:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
7页 197K
描述
3.3V 125-MHz 8-Output Zero Delay Buffer

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CY29653AC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：7 X 7 MM, 1 MM HEIGHT, PLASTIC, TQFP-32
针数：32Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.83
输入调节：DIFFERENTIALJESD-30 代码：S-PQFP-G32
JESD-609代码：e0长度：7 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER最大I（ol）：0.024 A
功能数量：1反相输出次数：
端子数量：32实输出次数：8
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TQFP封装等效代码：TQFP32,.35SQ,32
封装形状：SQUARE封装形式：FLATPACK, THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
Prop。Delay @ Nom-Sup：6 ns传播延迟（tpd）：6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.15 ns
座面最大高度：1.2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
最小 fmax：35 MHzBase Number Matches：1

CY29653AC 数据手册

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CY29653  
3.3V 125-MHz 8-Output Zero Delay Buffer  
Features  
Description  
• Output frequency range: 25 MHz to 125 MHz  
• Input frequency range (÷4): 35 MHz to 125 MHz  
• Input frequency range (÷8): 25 MHz to 62.5 MHz  
• 30 ps typical peak cycle-to-cycle jitter  
• 30 ps typical out-to-output skew  
• 3.3V operation  
• Eight Clock outputs: Drive up to 16 clock lines  
• One feedback output  
• LVPECL reference clock input  
• Phase-locked loop (PLL) bypass mode  
• Spread Aware™  
• Output enable/disable  
• Pin-compatible with MPC9653 and MPC953  
• Industrial temperature range: –40°C to +85°C  
• 32-pin 1.0-mm TQFP package  
The CY29653 is a low-voltage high-performance 125-MHz  
PLL-based zero delay buffer designed for high-speed clock  
distribution applications. The CY29653 features an LVPECL  
reference clock input and provides eight outputs plus one  
feedback output. VCO output divides by four or eight per  
VCO_SEL setting (see the Function Table). Each  
LVCMOS-compatible output can drive 50Ω series- or  
parallel-terminated transmission lines. For series-terminated  
transmission lines, each output can drive one or two traces  
giving the device an effective fanout of 1:16.  
The PLL is ensured stable given that the VCO is configured to  
run between 140 MHz to 500 MHz. This allows a wide range  
of output frequencies from 25 MHz to 125 MHz. For normal  
operation, the external feedback input, FB_IN, is connected to  
the feedback output, FB_OUT. The internal VCO is running at  
multiples of the input reference clock set by the feedback  
divider (see the Frequency Table).  
When PLL_EN is LOW, PLL is bypassed and the reference  
clock directly feeds the output dividers. This mode is fully static  
and the minimum input clock frequency specification does not  
apply. When BYPASS# is set LOW, PLL and output dividers  
are bypassed resulting in a 1:9 LVPECL to LVCMOS high  
performance fanout buffer. For normal PLL operation both  
PLL_EN and BYPASS# are set HIGH.  
Pin Configuration  
Block Diagram  
FB_OUT  
Q(0:6)  
PECL_CLK  
AVDD  
FB_IN  
NC  
1
2
3
4
5
6
7
8
24  
23  
22  
21  
20  
19  
18  
17  
Q1  
VDDQ  
Q2  
VSS  
Q3  
VDDQ  
Q4  
VSS  
PECL_CLK#  
÷4  
Phase  
÷2  
Detector  
FB_IN  
NC  
Q7  
CY29653  
NC  
NC  
AVSS  
PECL_CLK  
VCO  
200-500MHz  
LPF  
VCO_SEL  
BYPASS#  
MR/OE#  
PLL_EN  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07477 Rev. *C  
Revised April 13, 2004  
1234567

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型号 品牌 获取价格 描述 数据表
CY29653ACT CYPRESS

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