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CY29773

更新时间： 2024-09-23 22:40:23
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赛普拉斯 - CYPRESS /
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12页 103K
描述
2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer

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CY29773 数据手册

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CY29773  
2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer  
Features  
Description  
• Output frequency range: 8.33 MHz to 200 MHz  
• Input frequency range: 6.25 MHz to 125 MHz  
• 2.5V or 3.3V operation  
The CY29773 is a low-voltage high-performance 200-MHz  
PLL-based zero delay buffer designed for high speed clock  
distribution applications.  
The CY29773 features one LVPECL and two LVCMOS  
reference clock inputs and provides 12 outputs partitioned in  
three banks of four outputs each. Each bank divides the VCO  
output per SEL(A:C) settings (see Table 2. Function Table  
(Configuration Controls)). These dividers allow output-to-input  
ratios of 8:1, 6:1, 5:1, 4:1, 3:1, 8:3, 5:2, 2:1, 5:3, 3:2, 4:3, 5:4,  
1:1, and 5:6. Each LVCMOS-compatible output can drive 50Ω  
series- or parallel-terminated transmission lines. For  
series-terminated transmission lines, each output can drive  
one or two traces, giving the device an effective fanout of 1:24.  
• Split 2.5V/3.3V outputs  
• ±2% max Output duty cycle variation  
• 12 Clock outputs: drive up to 24 clock lines  
• One feedback output  
• Three reference clock inputs: LVPECL or LVCMOS  
• 300-ps max output-output skew  
• Phase-locked loop (PLL) bypass mode  
• Spread Aware™  
• Output enable/disable  
The PLL is ensured stable, given that the VCO is configured  
to run between 200 MHz to 500 MHz. This allows a wide range  
of output frequencies, from 8 MHz to 200 MHz. For normal  
operation, the external feedback input FB_IN is connected to  
the feedback output FB_OUT. The internal VCO is running at  
multiples of the input reference clock set by the feedback  
divider (see Table 1. Frequency Table).  
• Pin-compatible with MPC9773 and MPC973  
• Industrial temperature range: –40°C to +85°C  
• 52-pin 1.0-mm TQFP package  
When PLL_EN is LOW, PLL is bypassed and the reference  
clock directly feeds the output dividers. This mode is fully static  
and the minimum input clock frequency specification does not  
apply.  
Pin Configuration  
Block Diagram  
PECL_CLK  
PECL_CLK#  
VCO_SEL  
PLL_EN  
REF_SEL  
Sync  
D Q  
QA0  
Frz  
0
1
Phase  
Detector  
VCO  
TCLK0  
TCLK1  
0
1
QA1  
QA2  
QA3  
52 51 50 49 48 47 46 45 44 43 42 41 40  
39  
LPF  
TCLK_SEL  
V SS  
AV SS  
MR#/OE  
SCLK  
1
2
FB_IN  
QB0  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
Sync  
Frz  
V DDQB  
QB1  
3
D
QB0  
QB1  
Q
SDA TA  
4
V SS  
QB2  
FB_SEL2  
PLL_EN  
5
QB2  
QB3  
6
FB_SEL2  
V DDQB  
QB3  
REF_SEL  
TCLK_SEL  
TCLK0  
7
CY29773  
8
9
FB_IN  
V SS  
MR#/OE  
TCLK1  
10  
11  
12  
13  
Sync  
Frz  
D
Q
QC0  
QC1  
FB_OUT  
V DD  
Power-On  
Reset  
PECL_CLK  
PECL_CLK#  
AV DD  
/4, /6, /8, /12  
/4, /6, /8, /10  
/2, /4, /6, /8  
FB_SEL0  
Sync  
Frz  
2
QC2  
D Q  
SELA(0,1)  
14 15 16 17 18 19 20 21 22 23 24 25 26  
QC3  
2
2
SELB(0,1)  
SELC(0,1)  
0
1
Sync  
Frz  
FB_OUT  
D
Q
/4, /6, /8, /10  
Sync Pulse  
/2  
Sync  
Frz  
2
SYNC  
D Q  
FB_SEL(0,1)  
Data Generator  
SCLK  
Output Disable  
Circuitry  
12  
SDATA  
INV_CLK  
Cypress Semiconductor Corporation  
Document #: 38-07573 Rev. **  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised August 27, 2003  
1234567...12

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