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Datasheet > 微控制器和处理器 > 时钟发生器> CY29772AIT
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CY29772AIT

更新时间： 2024-09-23 22:40:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
12页 94K
描述
2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer

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CY29772AIT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：10 X 10 MM, 1 MM HEIGHT, PLASTIC, TQFP-52
针数：52Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.8Is Samacsys：N
其他特性：ALSO OPERATES AT 2.5V SUPPLYJESD-30 代码：S-PQFP-G52
JESD-609代码：e0长度：10 mm
湿度敏感等级：1端子数量：52
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：200 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TQFP封装形状：SQUARE
封装形式：FLATPACK, THIN PROFILE峰值回流温度（摄氏度）：235
主时钟/晶体标称频率：125 MHz认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

CY29772AIT 数据手册

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CY29772  
2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer  
Features  
Description  
• Output frequency range: 8.33 MHz to 200 MHz  
• Input frequency range: 6.25 MHz to 125 MHz  
• 2.5V or 3.3V operation  
The CY29772 is a low-voltage high-performance 200-MHz  
PLL-based zero delay buffer designed for high-speed  
clock-distribution applications.  
The CY29772 features one on-chip crystal oscillator and two  
LVCMOS reference clock inputs and provides 12 outputs parti-  
tioned in three banks of four outputs each. Each bank divides  
the VCO output per SEL(A:C) settings, see Functional Table.  
These dividers allow output to input ratios of 8:1, 6:1, 5:1, 4:1,  
3:1, 8:3, 5:2, 2:1, 5:3, 3:2, 4:3, 5:4, 1:1, and 5:6. Each  
LVCMOS-compatible output can drive 50Ω series- or  
parallel-terminated transmission lines. For series-terminated  
transmission lines, each output can drive one or two traces,  
giving the device an effective fanout of 1:24.  
• Split 2.5V/3.3V outputs  
• ±2% max Output duty cycle variation  
• 12 clock outputs: drive up to 24 clock lines  
• One feedback output  
• Three reference clock inputs: crystal or LVCMOS  
• 300ps max output-output skew  
• Phase-locked loop (PLL) bypass mode  
• Spread Aware™  
• Output enable/disable  
The PLL is ensured stable given that the VCO is configured to  
run between 200 MHz to 500 MHz. This allows a wide range  
of output frequencies from 8 MHz to 200 MHz. For normal  
operation, the external feedback input, FB_IN, is connected to  
the feedback output, FB_OUT. The internal VCO is running at  
multiples of the input reference clock set by the feedback  
divider, see Frequency Table.  
• Pin-compatible with MPC9772 and MPC972  
• Industrial temperature range: –40°C to +85°C  
• 52-pin 1.0-mm TQFP package  
When PLL_EN is LOW, PLL is bypassed and the reference  
clock directly feeds the output dividers. This mode is fully static  
and the minimum input clock frequency specification does not  
apply.  
Block Diagram  
Pin Configuration  
XIN  
XOUT  
VCO_SEL  
PLL_EN  
REF_SEL  
Sync  
Frz  
D
D
Q
Q
QA0  
QA1  
QA2  
QA3  
0
1
Phase  
Detector  
VCO  
TCLK0  
TCLK1  
0
1
52 51 50 49 48 47 46 45 44 43 42 41 40  
LPF  
V SS  
TCLK_SEL  
AV SS  
MR#/OE  
SCLK  
1
2
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
QB0  
FB_IN  
V DDQB  
QB1  
3
Sync  
Frz  
QB0  
QB1  
SDA TA  
FB_SEL2  
PLL_EN  
REF_SEL  
TCLK_SEL  
TCLK0  
4
V SS  
QB2  
5
6
QB2  
QB3  
FB_SEL2  
V DDQB  
QB3  
7
CY29772  
8
9
FB_IN  
V SS  
TCLK1  
10  
11  
12  
13  
MR#/OE  
FB_OUT  
V DD  
XIN  
Sync  
Frz  
D
D
Q
Q
QC0  
QC1  
Power-On  
Reset  
XOUT  
/4, /6, /8, /12  
/4, /6, /8, /10  
/2, /4, /6, /8  
FB_SEL0  
AV DD  
14 15 16 17 18 19 20 21 22 23 24 25 26  
Sync  
Frz  
2
QC2  
SELA(0,1)  
QC3  
2
2
SELB(0,1)  
SELC(0,1)  
0
1
Sync  
Frz  
FB_OUT  
D Q  
/4, /6, /8, /10  
Sync Pulse  
/2  
Sync  
Frz  
2
SYNC  
D
Q
FB_SEL(0,1)  
Data Generator  
SCLK  
Output Disable  
Circuitry  
12  
SDATA  
INV_CLK  
Cypress Semiconductor Corporation  
Document #: 38-07572 Rev. **  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised August 27, 2003  
1234567...12

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型号 品牌 获取价格 描述 数据表
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