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CY2833

更新时间： 2024-11-29 22:50:39
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赛普拉斯 - CYPRESS 手机时钟
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18页 224K
描述
Intel CK408 Mobile Clock Synthesizer

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CY28339  
IntelCK408 Mobile Clock Synthesizer  
Features  
• Compliant with Intel® CK 408 rev 1.1 Mobile Clock  
• One VCH clock  
Synthesizer specifications  
• One reference clock at 14.318 MHz  
• SMBus support with read-back capabilities  
• 3.3V power supply  
• Two differential CPU clocks  
• Ideal Lexmark profile Spread Spectrum electromag-  
• Nine copies of PCI clocks  
netic interference (EMI) reduction  
• Three copies configurable PCI free-running clocks  
• Two 48 MHz clocks (USB, DOT)  
• Five/six copies of 3V66 clocks  
• Dial-a-Frequency™ features  
• Dial-a-dB™ features  
• 48-pin TSSOP package  
Table 1. Frequency Table[1]  
66BUFF(0:2)/  
S2  
1
1
0
0
S1 CPU (1:2)  
3V66  
66M  
66M  
66M  
66M  
3V66(0:4)  
66IN  
66IN/3V66–5  
66-MHz clock input  
66-MHZ clock input  
66M  
PCIF, PCI  
66IN/2  
66IN/2  
33 M  
33 M  
TCLK/8  
REF  
USB/ DOT  
48M  
48M  
48M  
48M  
TCLK/2  
0
1
0
1
0
100M  
133M  
100M  
133M  
14.318M  
14.318M  
14.318M  
14.318M  
TCLK  
66IN  
66M  
66M  
TCLK/4  
66M  
TCLK/4  
M
TCLK/2  
TCLK/4  
Block Diagram  
Pin Configuration  
VDD_REF  
REF  
X1  
X2  
XTAL  
OSC  
PWR  
Top View  
PLL Ref Freq  
VDD_REF  
XIN  
XOUT  
GND_REF  
PCI7  
PCI8  
PCIF  
GND_PCI  
PCI0  
PCI1  
PCI2  
VDD_PCI  
PCI4  
1
2
3
4
5
6
48  
47  
46  
45  
44  
43  
42  
REF  
S1  
CPU_STOP#  
Divider  
PLL 1  
Network  
VDD_CPU  
CPUT1:2  
Stop  
PWR  
Clock  
Gate  
VDD_CPU  
CPUT1  
CPUC1  
S1:2  
VTT_PWRGD##  
CPU_STOP#  
Control  
CPUC1:2  
7
VDD_PCI  
PCIF  
PCI0:2  
PCI4:8  
GND_CPU  
41  
40  
39  
38  
8
9
10  
11  
PWR  
VDD_CPU  
CPUT2  
CPUC2  
Stop  
Clock  
Control  
IREF  
S2  
USB_48MHz  
37  
36  
35  
34  
33  
12  
13  
PCI_STOP#  
PD#  
PCI5  
PCI6  
VDD_3V66  
GND_3V66  
/2  
VDD_3V66  
3V66_0:1  
14  
15  
16  
17  
18  
PWR  
PWR  
DOT_48MHz  
3V66_2:4/  
66BUFF0:2  
VDD_48 MHz  
GND_48 MHz  
3V66_1/VCH  
PCI_STOP#  
3V66_0  
PWR  
3V66_5/ 66IN  
32  
31  
30  
29  
28  
27  
26  
66BUFF0/3V66_2  
66BUFF1/3V66_3  
66BUFF2/3V66_4  
19  
20  
21  
22  
23  
24  
66IN/3V66_5  
VDD_48MHz  
USB (48MHz)  
PLL 2  
PD#  
VDD_CORE  
VDD_3V66  
DOT (48MHz)  
GND_3V66  
SCLK  
SDATA  
GND_CORE  
VTT_PWRGD#  
VCH_CLK/ 3V66_1  
25  
SDATA  
SCLK  
SMBus  
Logic  
Note:  
1. TCLK is a test clock driven on the XTAL_IN input during test mode. M = driven to a level between 1.0V and 1.8V. If the S2 pin is at a M level during power-up,  
a 0 state will be latched into the device’s internal state register.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07507 Rev. *A  
Revised June 25, 2004  
1234567...18

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