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Datasheet > 微控制器和处理器 > 时钟发生器> CY28331OC
CY28331OC PDF预览

CY28331OC

更新时间： 2024-11-18 02:58:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟发生器
页数 文件大小 规格书
17页 222K
描述
Clock Generator for AMD⑩ Hammer

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CY28331OC 技术参数

是否Rohs认证： 不符合生命周期：Transferred
零件包装代码：SSOP包装说明：SSOP-48
针数：48Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.2JESD-30 代码：R-PDSO-G48
JESD-609代码：e0长度：15.875 mm
湿度敏感等级：1端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：300 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：220电源：3.3 V
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2.794 mm子类别：Clock Generators
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5057 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

CY28331OC 数据手册

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CY28331  
Clock Generator for AMD™ Hammer  
Table 1. Frequency Table (MHz)[1]  
Features  
FS  
PCI_HT  
• Supports AMD™ Hammer CPU  
(3:0)  
SEL  
CPU  
High-Z  
HT66  
PCI  
• Two differential pairs of CPU clocks  
• Eight low-skew/low-jitter PCI clocks  
• One free-running PCI clock  
• Four low-skew/low-jitter PCI/HyperTransport™ clocks  
• One 48M output for USB  
0000  
X
(All outputs except XOUT are three-stated)  
0001  
0010  
0011  
0100  
0101  
0110  
0/1  
0/1  
0/1  
0/1  
0/1  
0/1  
0/1  
133.9  
166.9  
200.9  
100.0  
133.3  
166.7  
200.0  
67.0/33.5  
66.8/33.4  
67.0/33.5  
66.7/33.3  
66.7/33.3  
66.7/33.3  
66.7/33.3  
33.5  
33.4  
33.5  
33.3  
33.3  
33.3  
33.3  
• One programmable 24M or 48M for FDC  
• Three REF 14.318-MHz clocks  
• Dial-a-Frequencyprogrammability  
• Lexmark Spread Spectrum for optimal electromagnetic  
0111  
interference (EMI) reduction  
(default)  
• SMBus register-programmable options  
• 5V-tolerance SCLK and SDATA lines  
• 3.3V operation  
• Power management control pins  
• 48-pin SSOP package  
1000  
1001  
1010  
1011  
1100  
1101  
1110  
1111  
0/1  
0/1  
0/1  
0/1  
0/1  
0/1  
0/1  
0/1  
105.0  
110.0  
210.0  
240.0  
270.0  
233.3  
266.7  
300.0  
70.0/35.0  
73.3/36.7  
70.0/35.0  
60.0/30.0  
67.5/33.8  
58.3/29.2  
66.7/33.3  
75.0/37.5  
35.0  
36.7  
35.0  
30.0  
33.8  
29.2  
33.3  
37.5  
Block Diagram  
Pin Configuration  
XIN  
14.31818MHz  
REF(0:2)  
USB  
XTAL  
XOUT  
*FS0/REF0  
1
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
*FS1/REF1  
VSS  
VDD  
2
XIN  
3
VDD  
/4  
XOUT  
4
*FS2/REF2  
PLL1  
VSS  
5
SRESET#/PD#  
VDDA  
PCI33HT66_0/*PCI33HT66SEL0#  
6
PCI33HT66_1/*PCI33HT66SEL1#  
7
VSSA  
24_48MHz  
PCI33_HT66_2  
VDD  
8
CPUT0  
CPUC0  
VSS  
/2  
9
VSS  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
SEL#  
PCI33_HT66_3  
PCI33_7  
PCI33_0  
PCI33_1  
VSS  
VDD  
CPUT1  
CPUC1  
VDD  
SRESET#  
VSS  
VDD  
VSSF  
FS(0:3)  
CPUT(0:1)  
CPUC(0:1)  
PCI33_2  
PCI33_3  
VDD  
VDDF  
PLL2  
**USB/FS3  
VSS  
PCISTOP#  
VSS  
VDD  
SPREAD  
Control  
PCI33_4  
PCI33_5  
PCISel/PCI33_F  
*PCI33_6/PCISTOP#  
24_48MHz/**SEL#  
VSS  
PCI33_F  
/N  
Logic  
PD#  
SDATA  
SCLK  
SCLK  
STOP  
PCI33_(0:7)  
SDATA  
*100K Internal Pull-up  
**100K Internal Pull-down  
CNTL  
PCI33_HT66_(0:3)  
Note:  
1. HCLK, 66 MHz, and 33 MHz are in phase and synchronous at power-up.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07491 Rev. *E  
Revised April 14, 2005  
1234567...17

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