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CY28339ZXCT PDF预览

CY28339ZXCT

更新时间： 2024-11-18 20:43:11
品牌 Logo 应用领域
芯科 - SILICON 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
17页 155K
描述
Processor Specific Clock Generator, 133MHz, CMOS, PDSO48, 0.240 INCH, LEAD FREE, TSSOP2-48

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CY28339ZXCT 技术参数

生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP,针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.34
JESD-30 代码：R-PDSO-G48JESD-609代码：e4
长度：12.5 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：133 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH主时钟/晶体标称频率：14.318 MHz
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
宽度：6.1 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

CY28339ZXCT 数据手册

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CY28339  
Intel® CK408 Mobile Clock Synthesizer  
Features  
• Compliant with Intel® CK 408 rev 1.1 Mobile Clock  
Synthesizer specifications  
• One VCH clock  
• One reference clock at 14.318 MHz  
• SMBus support with read-back capabilities  
• 3.3V power supply  
• Two differential CPU clocks  
• Ideal Lexmark profile Spread Spectrum electromag-  
netic interference (EMI) reduction  
• Nine copies of PCI clocks  
• Three copies configurable PCI free-running clocks  
• Two 48 MHz clocks (USB, DOT)  
• Five/six copies of 3V66 clocks  
• Dial-a-Frequency™ features  
• Dial-a-dB™ features  
• 48-pin TSSOP package  
Table 1. Frequency Table[1]  
66BUFF(0:2)/  
3V66(0:4)  
66IN  
S2  
1
S1 CPU (1:2)  
3V66  
66M  
66IN/3V66–5  
66-MHz clock input  
66-MHZ clock input  
66M  
PCIF, PCI  
66IN/2  
66IN/2  
33 M  
REF  
USB/ DOT  
48M  
0
1
0
1
0
100M  
133M  
14.318M  
14.318M  
14.318M  
14.318M  
TCLK  
1
66M  
66IN  
48M  
0
100M  
66M  
66M  
48M  
0
133M  
66M  
66M  
66M  
33 M  
48M  
M
TCLK/2  
TCLK/4  
TCLK/4  
TCLK/4  
TCLK/8  
TCLK/2  
Block Diagram  
Pin Configuration  
VDD_REF  
X1  
X2  
XTAL  
OSC  
PWR  
REF  
Top View  
PLL Ref Freq  
VDD_REF  
XIN  
XOUT  
1
2
3
4
48  
47  
46  
45  
44  
43  
42  
REF  
S1  
Divider  
PLL 1  
GND_REF  
PCI7  
Network  
CPU_STOP#  
VDD_CPU  
CPUT1:2  
Stop  
PWR  
Clock  
Gate  
PCI8  
VDD_CPU  
CPUT1  
5
6
S1:2  
VTT_PWRGD##  
CPU_STOP#  
Control  
PCIF  
CPUC1:2  
GND_PCI  
PCI0  
CPUC1  
7
VDD_PCI  
PCIF  
GND_CPU  
41  
40  
39  
38  
37  
36  
35  
34  
33  
8
PWR  
PCI1  
VDD_CPU  
CPUT2  
9
PCI0:2  
PCI4:8  
Stop  
Clock  
Control  
PCI2  
10  
11  
VDD_PCI  
PCI4  
CPUC2  
IREF  
12  
13  
PCI_STOP#  
PD#  
PCI5  
PCI6  
S2  
/2  
VDD_3V66  
3V66_0:1  
USB_48MHz  
14  
15  
16  
17  
18  
PWR  
VDD_3V66  
GND_3V66  
DOT_48MHz  
3V66_2:4/  
66BUFF0:2  
VDD_48 MHz  
GND_48 MHz  
PWR  
3V66_5/ 66IN  
32  
31  
30  
66BUFF0/3V66_2  
66BUFF1/3V66_3  
66BUFF2/3V66_4  
3V66_1/VCH  
19  
20  
21  
22  
23  
24  
PCI_STOP#  
3V66_0  
66IN/3V66_5  
VDD_48MHz  
USB (48MHz)  
29  
28  
27  
26  
PLL 2  
PWR  
PD#  
VDD_3V66  
VDD_CORE  
DOT (48MHz)  
GND_3V66  
SCLK  
GND_CORE  
VCH_CLK/ 3V66_1  
VTT_PWRGD#  
SDATA  
25  
SDATA  
SCLK  
SMBus  
Logic  
Note:  
1. TCLK is a test clock driven on the XTAL_IN input during test mode. M = driven to a level between 1.0V and 1.8V. If the S2 pin is at a M level during power-up, a  
0 state will be latched into the device’s internal state register.  
Rev 1.0, November 25, 2006  
Page 1 of 17  
2200 Laurelwood Road, Santa Clara, CA 95054  
Tel:(408) 855-0555 Fax:(408) 855-0550  
www.SpectraLinear.com  
1234567...17

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