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CXD2724AQ-3 PDF预览

CXD2724AQ-3

更新时间： 2024-01-16 20:20:42
品牌 Logo 应用领域
索尼 - SONY 解码器
页数 文件大小 规格书
65页 495K
描述
Single-Chip Dolby Pro Logic Surround Decoder

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CXD2724AQ-3 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：QFP, QFP80,.7X.9,32针数：80
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：R-PQFP-G80JESD-609代码：e6/e4
长度：20 mm功能数量：1
端子数量：80最高工作温度：70 °C
最低工作温度：-20 °C封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装等效代码：QFP80,.7X.9,32
封装形状：RECTANGULAR封装形式：FLATPACK
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified座面最大高度：3.1 mm
子类别：Other Consumer ICs最大压摆率：36 mA
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN BISMUTH/PALLADIUM
端子形式：GULL WING端子节距：0.8 mm
端子位置：QUAD处于峰值回流温度下的最长时间：10
宽度：14 mmBase Number Matches：1

CXD2724AQ-3 数据手册

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CXD2724AQ-3  
Microcomputer Interface Timing  
Transfer timing for address section, transfer mode section and data section LSB  
0.7VDD  
0.3VDD  
Address LSB  
tSWL tSWH  
Mode MSB  
tDS tDH  
Data LSB  
Data MSB  
RVDT  
SCK  
0.7VDD  
0.3VDD  
tSLP  
tLSD  
0.7VDD  
0.3VDD  
XLAT  
REDY  
tLWL  
Transfer timing from data section MSB to address section and transfer mode section  
0.7VDD  
0.3VDD  
Data MSB  
Address LSB  
Mode MSB  
RVDT  
SCK  
tSS  
0.7VDD  
0.3VDD  
tSLD  
0.7VDD  
0.3VDD  
XLAT  
REDY  
tLDR  
tSBD  
tRLP  
tBSP  
Item  
Symbol  
Min.  
20  
Max.  
Unit  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
RVDT data setup time relative to SCK rise  
RVDT data hold time from SCK rise  
SCK Low level width  
tDS  
tDH  
1t + 20  
1t + 20  
1t + 20  
1t + 20  
1t + 20  
20  
tSWL  
tSWH  
tLWL  
tLWH  
tSLP  
tLSD  
tSBD  
tBSP  
tRLP  
tRSDP  
tSLD  
tLDR  
tSS  
SCK High level width  
XLAT Low level width  
XLAT High level width  
SCK rise preceding time relative to XLAT rise  
SCK rise wait time relative to XLAT rise  
Delay time to REDY fall relative to SCK rise  
REDY fall preceding time relative to SCK rise  
REDY rise preceding time relative to XLAT rise  
REDY rise preceding time relative to SCK fall  
XLAT fall wait time relative to SCK rise  
XLAT fall delay time relative to REDY fall  
SCK rise wait time for next transfer  
3t + 20  
4t + 50  
20  
20  
20  
3t + 20  
20  
2t + 40  
Notes) 1. t is the cycle of 2/3 the clock frequency applied to the XTLI pin. (512fs)  
2. The REDY pin is the value for CL = 60pF.  
– 7 –  
1...45678910...65

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