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AFE1115E/1K

更新时间： 2024-10-28 20:00:39
品牌 Logo 应用领域
德州仪器 - TI 电信光电二极管电信集成电路
页数 文件大小 规格书
14页 168K
描述
DATACOM, DIGITAL SLIC, PDSO56, PLASTIC, SSOP-56

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AFE1115E/1K 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP, SSOP56,.4
针数：56Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.75
数据速率：1168 MbpsJESD-30 代码：R-PDSO-G56
JESD-609代码：e0长度：18.415 mm
湿度敏感等级：3功能数量：1
端子数量：56最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP56,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：220电源：3.3/5,5 V
认证状态：Not Qualified座面最大高度：2.794 mm
子类别：Other Telecom ICs标称供电电压：3.3 V
表面贴装：YES技术：CMOS
电信集成电路类型：DIGITAL SLIC温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
Base Number Matches：1

AFE1115E/1K 数据手册

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TRANSMIT SYMBOL DATA  
VCXO CONTROL D/A CONVERTER DATA  
During each symbol period transmit symbol data are sent to  
the AFE1115 in serial format through the txDATA input pin.  
A 16 bit word is sent to the AFE1115 to determine the  
symbol that is transmitted by the AFE1115. The symbol data  
is contained in the first three bits of the data, the remaining  
13 bits of the 16 bit word are ignored.  
During each symbol period VCXO control D/A converter  
data is sent to the AFE1115 in serial format through the  
vcDATA input pin. A 16 bit word is sent to the AFE1115 to  
determine the output of the VCXO control D/A converter.  
The VCXO control D/A converter is connected to the  
VCXO circuit to control the VCXO frequency. The D/A  
converter input is contained in the first eight bits of the data,  
the remaining eight bits of the 16 bit word are ignored.  
The most significant bit (MSB) is the transmit enable bit.  
When the MSB is a logic 0, a zero symbol only is transmit-  
ted regardless of the state of the other two bits. When the  
MSB is a logic 1, bits 2 and 3 determine the symbol  
transmitted as shown in the table below.  
INPUT CODE (vcDATA)  
MSB  
ANALOG OUTPUT  
01111111XXXXXXXX  
00000000XXXXXXXX  
10000000XXXXXXXX  
Negative Full Scale (+0.5V)  
Mid Scale (+2.5V)  
MSB - BIT 1  
BIT 2  
BIT 3  
2B1Q SYMBOL  
Positive Full Scale (+4.5V)  
0
1
1
1
1
X
1
1
0
0
X
1
0
1
0
O
+3  
+1  
–1  
–3  
TABLE II. VCXO Control DAC Output. X = Don’t Care.  
TABLE I. Transmit Symbol Data (txDATA). X = Don’t Care.  
RECEIVE TIMING  
t16  
T = one symbol period  
txCLK  
t15  
t10  
rxSYNC  
t11  
t12  
Data 1  
rxDATA  
Data 1a  
Data 2  
t14  
t14  
t14  
t14  
t13  
NOTES: (1) rxSYNC can shift to one of 48 discrete delay times from the leading edge of txCLK. (2) Timing  
is valid for load capacitance of 10pF or less. (3) It is recommended that rxDATA is read on the rising edge of  
rxSYNC. (4) Data 1a is an interpolated value between Data 1 and Data 2.  
FIGURE 5. Receive Timing Diagram.  
PARAMETER  
DESCRIPTION  
MIN  
TYP  
MAX  
VALUE  
t10  
t11  
t12  
t13  
t14  
t15  
t16  
rxSYNC Pulse Width  
T/24  
Delay of rxSYNC from rising edge of txCLK, n = 0 to 47  
Nominal Time at Which rxDATA Changes from Data 1 to Data 1a  
Nominal Time at Which rxDATA Changes from Data 1a to Data 2  
Uncertainty of t12 and t13  
nT/48 – T/96  
nT/48 + T/96  
(n + 1.5) T/48  
(n + 25.5) T/48  
20  
ns  
txCLK Pulse Width  
T/16  
1.7  
15T/16  
10.2  
Symbol Period, T  
µs  
TABLE III. Receive Timing (n = Delay Increments from txCLK).  
9
®
AFE1115  
1...6789101112...14

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型号 品牌 获取价格 描述 数据表
AFE1115E-1/1K BB

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 		Digital SLIC, 1-Func, PDSO56, PLASTIC, SSOP-56
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