ADCLK846BCPZ

更新时间： 2024-02-22 06:49:12

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亚德诺 - ADI		时钟驱动器逻辑集成电路 PC
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16页	518K
描述
1.8 V, 6 LVDS/12 CMOS Outputs Low Power Clock Fanout Buffer

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ADCLK846BCPZ 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	24
Reach Compliance Code：	unknown	风险等级：	5.75
Is Samacsys：	N	系列：	6B
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-XQCC-N24
JESD-609代码：	e3	长度：	4 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	NOT APPLICABLE
功能数量：	1	反相输出次数：
端子数量：	24	实输出次数：	6
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER	峰值回流温度（摄氏度）：	260
传播延迟（tpd）：	2.7 ns	认证状态：	COMMERCIAL
Same Edge Skew-Max（tskwd）：	0.39 ns	座面最大高度：	1 mm
最大供电电压 (Vsup)：	1.89 V	最小供电电压 (Vsup)：	1.71 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	4 mm	最小 fmax：	1200 MHz
Base Number Matches：	1

ADCLK846BCPZ 数据手册

ADCLK846

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

PIN 1

INDICATOR

18 OUT2 (OUT2A)

17 OUT2 (OUT2B)

REF

CLK 2

CLK 3

16 V

ADCLK846

15 OUT3 (OUT3A)

14 OUT3 (OUT3B)

TOP VIEW

CTRL_A 5

(Not to Scale)

CTRL_B 6

13 V

NOTES:

1. EXPOSED PADDLE MUST BE CONNECTED TO GND.

Figure 2. Pin Configuration

Table 7. Pin Function Descriptions

Pin No.

Mnemonic

Description

V_REF

Reference Voltage.

CLK

Clock Input (Negative).

CLK

Clock Input (Positive).

4, 10, 13, 16, 19, 22

V_S

Supply Voltage.

CTRL_A

CTRL_B

SLEEP

CMOS Input Control for Output 1 to Output 0. (0: LVDS, 1: CMOS.)

CMOS Input Control for Output 5 to Output 2. (0: LVDS, 1: CMOS.)

CMOS Input for Sleep Mode. (0: normal operation, 1: sleep.)

OUT5 (OUT5B)

OUT5 (OUT5A)

OUT4 (OUT4B)

OUT4 (OUT4A)

OUT3 (OUT3B)

OUT3 (OUT3A)

OUT2 (OUT2B)

OUT2 (OUT2A)

OUT1 (OUT1B)

OUT1 (OUT1A)

OUT0 (OUT0B)

OUT0 (OUT0A)

EPAD

Complementary Side of Differential LVDS Output 5, or CMOS Output 5 on Channel B.

True Side of Differential LVDS Output 5, or CMOS Output 5 on Channel A.

Complementary Side of Differential LVDS Output 4, or CMOS Output 4 on Channel B.

True Side of Differential LVDS Output 4, or CMOS Output 4 on Channel A.

Complementary Side of Differential LVDS Output 3, or CMOS Output 3 on Channel B.

True Side of Differential LVDS Output 3, or CMOS Output 3 on Channel A.

Complementary Side of Differential LVDS Output 2, or CMOS Output 2 on Channel B.

True Side of Differential LVDS Output 2, or CMOS Output 2 on Channel A.

Complementary Side of Differential LVDS Output 1, or CMOS Output 1 on Channel B.

True Side of Differential LVDS Output 1, or CMOS Output 1 on Channel A.

Complementary Side of Differential LVDS Output 0, or CMOS Output 0 on Channel B.

True Side of Differential LVDS Output 0, or CMOS Output 0 on Channel A.

Exposed Paddle. The exposed paddle must be connected to ground.

(25)

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