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9ZX21901CKLFT

更新时间： 2024-01-12 02:28:38
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器逻辑集成电路PC
页数 文件大小 规格书
16页 174K
描述
19-Output Differential Zbuffer for PCIe Gen2/3 and QPI

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9ZX21901CKLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN,针数：72
Reach Compliance Code：compliant风险等级：5.73
Samacsys Description：VFQFP-N 10.0 X 10.0 X 0.9 MM - NO LEAD系列：9ZX
输入调节：DIFFERENTIAL MUXJESD-30 代码：S-XQCC-N72
JESD-609代码：e3长度：10 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：72实输出次数：38
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
座面最大高度：1 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

9ZX21901CKLFT 数据手册

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9ZX21901C  
19-Output Differential Zbuffer for PCIe Gen2/3 and QPI  
Pin Description  
PIN #  
1
2
PIN NAME  
VDDA  
GNDA  
IREF  
PIN TYPE  
PWR  
PWR  
DESCRIPTION  
3.3V power for the PLL core.  
Ground pin for the PLL core.  
This pin establishes the reference for the differential current-mode output pairs.  
It requires a fixed precision resistor to ground. 475ohm is the standard value  
for 100ohm differential impedance. Other impedances require different values.  
See data sheet.  
3
OUT  
Input to select operating frequency  
1 = 100MHz, 0 = 133.33MHz  
4
5
100M_133M#  
IN  
IN  
Trilevel input to select High BW, Bypass or Low BW mode.  
See PLL Operating Mode Table for Details.  
Notifies device to sample latched inputs and start up on first high assertion, or  
exit Power Down Mode on subsequent assertions. Low enters Power Down  
Mode.  
HIBW_BYPM_LOBW#  
6
CKPWRGD_PD#  
IN  
7
8
GND  
PWR  
PWR  
Ground pin.  
3.3V power for differential input clock (receiver). This VDD should be treated  
as an analog power rail and filtered appropriately.  
0.7 V Differential TRUE input  
VDDR  
9
10  
DIF_IN  
DIF_IN#  
IN  
IN  
0.7 V Differential Complementary Input  
SMBus address bit. This is a tri-level input that works in conjunction with the  
SMB_A1 to decode 1 of 9 SMBus Addresses.  
Data pin of SMBUS circuitry, 5V tolerant  
11  
SMB_A0_tri  
IN  
12  
13  
SMBDAT  
SMBCLK  
I/O  
IN  
Clock pin of SMBUS circuitry, 5V tolerant  
SMBus address bit. This is a tri-level input that works in conjunction with the  
SMB_A0 to decode 1 of 9 SMBus Addresses.  
No Connection.  
14  
SMB_A1_tri  
IN  
15  
16  
NC  
NC  
N/A  
N/A  
No Connection.  
Complementary half of differential feedback output, provides feedback signal  
to the PLL for synchronization with input clock to eliminate phase error.  
17  
DFB_OUT#  
OUT  
True half of differential feedback output, provides feedback signal to the PLL  
for synchronization with the input clock to eliminate phase error.  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential Complementary clock output  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Ground pin.  
0.7V differential true clock output  
0.7V differential Complementary clock output  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
18  
DFB_OUT  
OUT  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
33  
DIF_0  
DIF_0#  
VDD  
DIF_1  
DIF_1#  
DIF_2  
DIF_2#  
GND  
DIF_3  
DIF_3#  
DIF_4  
DIF_4#  
VDD  
OUT  
OUT  
PWR  
OUT  
OUT  
OUT  
OUT  
PWR  
OUT  
OUT  
OUT  
OUT  
PWR  
OUT  
OUT  
DIF_5  
DIF_5#  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active low input for enabling DIF pair 5.  
1 =disable outputs, 0 = enable outputs  
0.7V differential true clock output  
34  
OE5#  
IN  
35  
36  
DIF_6  
DIF_6#  
OUT  
OUT  
0.7V differential Complementary clock output  
1648H- 12/08/11  
IDT® 19-Output Differential Zbuffer for PCIe Gen2/3 and QPI  
3
1234567...16

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