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8102404VA

更新时间： 2024-02-14 12:26:01
品牌 Logo 应用领域
英特矽尔 - INTERSIL 内存集成电路静态存储器
页数 文件大小 规格书
7页 44K
描述
1024 x 4 CMOS RAM

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8102404VA 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：QCCN, LCC18,.3X.35Reach Compliance Code：unknown
风险等级：5.92Is Samacsys：N
最长访问时间：220 nsI/O 类型：COMMON
JESD-30 代码：R-XQCC-N18JESD-609代码：e0
内存密度：4096 bit内存集成电路类型：STANDARD SRAM
内存宽度：4端子数量：18
字数：1024 words字数代码：1000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：1KX4
输出特性：3-STATE封装主体材料：CERAMIC
封装代码：QCCN封装等效代码：LCC18,.3X.35
封装形状：RECTANGULAR封装形式：CHIP CARRIER
并行/串行：PARALLEL电源：5 V
认证状态：Not Qualified筛选级别：38535Q/M;38534H;883B
最大待机电流：0.000025 A最小待机电流：2 V
子类别：SRAMs最大压摆率：0.007 mA
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb) - hot dipped端子形式：NO LEAD
端子节距：1.27 mm端子位置：QUAD
Base Number Matches：1

8102404VA 数据手册

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HM-6514  
o
o
AC Electrical Specifications V = 5V ±10%; T = -40 C to +85 C (HM-6514S-9, HM-6514B-9, HM-6514-9)  
CC  
A
o
o
T = -55 C to +125 C (HM-6514B-8, HM-6514-8)  
A
LIMITS  
HM-6514S-9  
HM-6514B-9  
HM-6514-9  
MIN MAX  
300  
TEST  
CONDITIONS  
SYMBOL  
(1) TELQV  
(2) TAVQV  
(3) TELQX  
PARAMETER  
MIN  
MAX  
120  
120  
-
MIN  
MAX  
220  
220  
-
UNITS  
ns  
Chip Enable Access Time  
Address Access Time  
-
-
-
-
-
(Notes 1, 3)  
(Notes 1, 3, 4)  
(Notes 2, 3)  
-
320  
-
ns  
Chip Enable Output Enable  
Time  
5
5
5
ns  
(4) TEHQZ  
(5) TELEH  
(6) TEHEL  
Chip Enable Output Disable  
Time  
-
50  
-
-
80  
-
-
100  
ns  
ns  
ns  
(Notes 2, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
Chip Enable Pulse Negative  
Width  
120  
50  
200  
90  
300  
120  
-
-
Chip Enable Pulse Positive  
Width  
-
-
(7) TAVEL  
(8) TELAX  
(9) TWLWH  
(10) TWLEH  
Address Setup Time  
Address Hold Time  
0
-
-
-
-
20  
50  
-
-
-
-
20  
50  
-
-
-
-
ns  
ns  
ns  
ns  
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
40  
Write Enable Pulse Width  
120  
120  
200  
200  
300  
300  
Chip Enable Write Pulse  
Setup Time  
(11) TELWH  
Chip Enable Write Pulse Hold  
Time  
120  
-
200  
-
300  
-
ns  
(Notes 1, 3)  
(12) TDVWH  
(13) TWHDX  
(14) TWLDV  
(15) TWLEL  
(16) TEHWH  
(17) TELEL  
Data Setup Time  
50  
0
-
-
-
-
-
-
120  
0
-
-
-
-
-
-
200  
0
-
-
-
-
-
-
ns  
ns  
ns  
ns  
ns  
-
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
(Notes 1, 3)  
Data Hold Time  
Write Data Delay Time  
Early Output High-Z Time  
Late Output High-Z Time  
Read or Write Cycle Time  
70  
0
80  
0
100  
0
0
0
0
170  
290  
420  
NOTES:  
1. Input pulse levels: 0.8V to V  
- 2.0V; Input rise and fall times: 5ns (max); Input and output timing reference level: 1.5V; Output load:  
CC  
1 TTL gate equivalent, C = 50pF (min) - for C greater than 50pF, access time is derated by 0.15ns per pF.  
L
L
2. Tested at initial design and after major design changes.  
3. V = 4.5V and 5.5V.  
CC  
4. TAVQV = TELQV + TAVEL.  
6-4  
1234567

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