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810251AGILFT

更新时间： 2024-11-21 01:11:39

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艾迪悌 - IDT		时钟光电二极管外围集成电路石英晶振压控振荡器晶体
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15页	238K
描述
VCXO and Synchronous Ethernet Jit ter At tenuator

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810251AGILFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-16	针数：	16
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	7.34
其他特性：	ALSO OPERATES AT 3.3V SUPPLY	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e3	长度：	5 mm
湿度敏感等级：	1	端子数量：	16
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	25 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP16,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	2.5/3.3 V
主时钟/晶体标称频率：	25 MHz	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Clock Generators
最大压摆率：	40 mA	最大供电电压：	2.625 V
最小供电电压：	2.375 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	4.4 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

810251AGILFT 数据手册

VCXO and Synchronous Ethernet

Jitter Attenuator

810251I

Data Sheet

General Description

Features

The 810251I is a high performance, low jitter/low phase noise

VCXO. The 810251i uses a low frequency and low cost pullable

crystal to achieve jitter attenuation for synchronous Ethernet

applications. The 810251I can take an input of either 25MHz or

125MHz and produce a single LVCMOS output of 25MHz.

• One single-ended output (LVCMOS or LVTTL levels),

output Impedance: 15

• Phase jitter attenuation by the VCXO-PLL using a 25MHz pullable

external crystal (XTAL)

• Input frequencies: 25MHz or 125MHz

• Output frequency: 25MHz

The device is packaged in a small 16 lead TSSOP package and is

ideal for use on space constrained boards typically encountered in

most synchronous ethernet applications.

• PLL loop bandwidth adjustable by external components

• 25MHz or 125MHz auto input frequency detect

• Full 3.3V or 2.5V supply voltage

Applications

• -40°C to 85°C ambient operating temperature

• Available in lead-free (RoHS 6) package

• Synchronous Ethernet v0.39a

• End equipment compliant with Std IEEE 802.039a

Pin Assignment

Block Diagram

PLL_SEL

16 CLK_IN

(External loop

filter inputs.)

VDD

GND

Reserved

LF1 LF0

LF1

LF0

VDDO

GND

25MHz

XTAL_IN

XTAL_OUT

GND

VDDA

VDD

(25MHz or 125MHz

input frequency auto

detect)

810251I

CLK_IN

Pre-

divider

16-Lead TSSOP

PFD

VCXO

4.4mm x 5.0mm x 0.925mm

package body

G Package

(÷1 or ÷5)

25MHz

VCXO-PLL

Top View

Revision B March 3, 2016

12 3 4 5 6 7...15

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