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74LVT573PW,112 PDF预览

74LVT573PW,112

更新时间： 2024-01-02 20:40:31
品牌 Logo 应用领域
恩智浦 - NXP /
页数 文件大小 规格书
17页 322K
描述
74LVT573 - 3.3 V octal D-type transparent latch; 3-state TSSOP2 20-Pin

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74LVT573PW,112 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：TSSOP2包装说明：PLASTIC, TSSOP1-20
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.18
其他特性：BROADSIDE VERSION OF 373系列：LVT
JESD-30 代码：R-PDSO-G20JESD-609代码：e4
长度：6.5 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER最大I（ol）：0.032 A
湿度敏感等级：1位数：8
功能数量：1端口数量：2
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP20,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3.3 V
最大电源电流（ICC）：12 mAProp。Delay @ Nom-Sup：4.3 ns
传播延迟（tpd）：5.2 ns认证状态：Not Qualified
座面最大高度：1.1 mm子类别：FF/Latches
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：4.4 mm
Base Number Matches：1

74LVT573PW,112 数据手册

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74LVT573  
3.3 V octal D-type transparent latch; 3-state  
Rev. 8 — 22 November 2011  
Product data sheet  
1. General description  
The 74LVT573 is a high-performance BiCMOS product designed for VCC operation at  
3.3 V. This device is an octal transparent latch coupled to eight 3-state output buffers. The  
two sections of the device are controlled independently by Latch Enable (LE) and Output  
Enable (OE) control gates. The 74LVT573 has a broadside pinout configuration to  
facilitate PC board layout and allow easy interface with microprocessors.  
The data on the Dn inputs are transferred to the latch outputs when the Latch Enable (LE)  
input is High. The latch remains transparent to the data inputs while LE is High, and stores  
the data that is present one setup time before the High-to-Low enable transition.  
The 3-state output buffers are designed to drive heavily loaded 3-state buses, MOS  
memories, or MOS microprocessors. The active-Low Output Enable (OE) controls all  
eight 3-state buffers independent of the latch operation.  
When OE is Low, the latched or transparent data appears at the outputs. When OE is  
High, the outputs are in the High-impedance “OFF” state, which means they will neither  
drive nor load the bus.  
2. Features and benefits  
Inputs and outputs arranged for easy interfacing to microprocessors  
3-state outputs for bus interfacing  
Common output enable control  
TTL input and output switching levels  
Input and output interface capability to systems at 5 V supply  
Bus hold data inputs eliminate need for external pull-up resistors to hold unused inputs  
Live insertion and extraction permitted  
No bus current loading when output is tied to 5 V bus  
Power-up reset  
Power-up 3-state  
Latch-up protection  
JESD78 class II exceeds 500 mA  
ESD protection:  
HBM JESD22-A114E exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V  
Specified from 40 C to +85 C  
 
 
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74LVT573PW,112 替代型号

型号 品牌 替代类型 描述 数据表
74LVT573PW,118 NXP

完全替代

 74LVT573 - 3.3 V octal D-type transparent latch; 3-state TSSOP2 20-Pin
SN74LVTH573PWG4 TI

类似代替

 3.3-V ABT Octal Transparent D-Type Latches With 3-State Outputs 20-TSSOP -40 to 85

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型号 品牌 获取价格 描述 数据表
74LVT573PW,118 NXP

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 		74LVT573 - 3.3 V octal D-type transparent latch; 3-state TSSOP2 20-Pin
74LVT573PWDH NXP

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 		3.3V Octal D-type transparent latch 3-State
74LVT573PWDH-T NXP

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 		IC LVT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, PLASTIC, TSSOP1-20, Bus Driver/Transceiv
74LVT573PW-T ETC

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 		8-Bit D-Type Latch
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 		LVT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, 0.300 INCH, MS-013, SOIC-20

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