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Datasheet > 逻辑 > 总线驱动器/收发器> 74LVT573SJX
74LVT573SJX PDF预览

74LVT573SJX

更新时间： 2024-09-22 22:56:23
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 总线驱动器总线收发器锁存器逻辑集成电路光电二极管信息通信管理
页数 文件大小 规格书
8页 109K
描述
Low Voltage Octal Transparent Latch with 3-STATE Outputs

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74LVT573SJX 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOP
包装说明：5.30 MM, LEAD FREE, EIAJ TYPE2, SOP-20针数：20
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.16
Is Samacsys：N其他特性：BROADSIDE VERSION OF 373
系列：LVTJESD-30 代码：R-PDSO-G20
JESD-609代码：e3长度：12.6 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
最大I（ol）：0.064 A湿度敏感等级：1
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：3.3 V
最大电源电流（ICC）：12 mAProp。Delay @ Nom-Sup：4.4 ns
传播延迟（tpd）：5 ns认证状态：Not Qualified
座面最大高度：2.1 mm子类别：FF/Latches
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：5.3 mm
Base Number Matches：1

74LVT573SJX 数据手册

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March 1999  
Revised March 2005  
74LVT573 • 74LVTH573  
Low Voltage Octal Transparent Latch  
with 3-STATE Outputs  
General Description  
Features  
■ Input and output interface capability to systems at  
The LVT573 and LVTH573 consist of eight latches with  
3-STATE outputs for bus organized system applications.  
The latches appear transparent to the data when Latch  
Enable (LE) is HIGH. When LE is low, the data satisfying  
the input timing requirements is latched. Data appears on  
the bus when the Output Enable (OE) is LOW. When OE is  
HIGH, the bus output is in the high impedance state.  
5V VCC  
■ Bushold data inputs eliminate the need for external  
pull-up resistors to hold unused inputs (74LVTH573),  
also available without bushold feature (74LVT573)  
■ Live insertion/extraction permitted  
■ Power Up/Down high impedance provides glitch-free  
bus loading  
The LVTH573 data inputs include bushold, eliminating the  
need for external pull-up resistors to hold unused inputs.  
■ Outputs source/sink 32 mA/ 64 mA  
■ Functionally compatible with the 74 series 573  
■ Latch-up performance exceeds 500 mA  
■ ESD performance:  
These octal latches are designed for low-voltage (3.3V)  
VCC applications, but with the capability to provide a TTL  
interface to a 5V environment. The LVT573 and LVTH573  
are fabricated with an advanced BiCMOS technology to  
achieve high speed operation similar to 5V ABT while  
maintaining a low power dissipation.  
Human-body model 2000V  
Machine model 200V  
Charged-device model 1000V  
Ordering Code:  
Package  
Order Number  
Package Description  
Number  
74LVT573WM  
74LVT573SJ  
M20B  
M20D  
20-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300" Wide  
Pb-Free 20-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide  
20-Lead Shrink Small Outline Package (SSOP), JEDEC MO-150, 5.3mm Wide  
20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide  
74LVT573MSA  
74LVT573MTC  
MSA20  
MTC20  
MTC20  
74LVT573MTCX_NL  
(Note 1)  
Pb-Free 20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm  
Wide  
74LVTH573WM  
74LVTH573SJ  
M20B  
M20D  
20-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300" Wide  
Pb-Free 20-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide  
20-Lead Shrink Small Outline Package (SSOP), JEDEC MO-150, 5.3mm Wide  
20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide  
74LVTH573MSA  
74LVTH573MTC  
MSA20  
MTC20  
MTC20  
74LVTH573MTCX_NL  
(Note 1)  
Pb-Free 20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm  
Wide  
Device also available in Tape and Reel. Specify by appending suffix letter “X” to the ordering code.  
Pb-Free package per JEDEC J-STD-020B.  
Note 1: “_NL” indicates Pb-Free package (per JEDEC J-STD-020B). Device available in Tape and Reel only.  
© 2005 Fairchild Semiconductor Corporation  
DS012450  
www.fairchildsemi.com  
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