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74LVC163D

更新时间： 2024-09-15 11:13:07
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安世 - NEXPERIA 光电二极管逻辑集成电路
页数 文件大小 规格书
18页 290K
描述
Presettable synchronous 4-bit binary counter; synchronous resetProduction

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74LVC163D 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：SOP,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.61
其他特性：IT ALSO OPERATES AT 2.5, 2.7 AND 3.3 V计数方向：UP
系列：LVC/LCX/ZJESD-30 代码：R-PDSO-G16
JESD-609代码：e4长度：9.9 mm
负载/预设输入：YES逻辑集成电路类型：BINARY COUNTER
工作模式：SYNCHRONOUS湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
传播延迟（tpd）：16.7 ns座面最大高度：1.75 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.2 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：AUTOMOTIVE
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30触发器类型：POSITIVE EDGE
宽度：3.9 mm最小 fmax：120 MHz
Base Number Matches：1

74LVC163D 数据手册

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74LVC163  
Presettable synchronous 4-bit binary counter; synchronous  
reset  
Rev. 7 — 19 April 2021  
Product data sheet  
1. General description  
The 74LVC163 is a synchronous presettable binary counter which features an internal look-ahead  
carry and can be used for high-speed counting. Synchronous operation is provided by having all  
flip-flops clocked simultaneously on the positive-going edge of the clock (pin CP). The outputs (pins  
Q0 to Q3) of the counters may be preset to a HIGH-level or LOW-level. A LOW-level at the parallel  
enable input (pin PE) disables the counting action and causes the data at the data inputs (pins  
D0 to D3) to be loaded into the counter on the positive-going edge of the clock (provided that the  
set-up and hold time requirements for PE are met). Preset takes place regardless of the levels at  
count enable inputs (pin CEP and CET). A LOW-level at the master reset input (pin MR) sets all  
four outputs of the flip-flops (pins Q0 to Q3) to LOW-level after the next positive-going transition  
on the clock input (pin CP) (provided that the set-up and hold time requirements for PE are met).  
This action occurs regardless of the levels at input pins PE, CET and CEP. This synchronous reset  
feature enables the designer to modify the maximum count with only one external NAND gate.  
The look-ahead carry simplifies serial cascading of the counters. Both count enable inputs (pin  
CEP and CET) must be HIGH in count. The CET input is fed forward to enable the terminal count  
output (pin TC). The TC output thus enabled will produce a HIGH output pulse of a duration  
approximately equal to a HIGH-level output of Q0. This pulse can be used to enable the next  
cascaded stage.  
The maximum clock frequency for the cascaded counters is determined by tPHL (propagation delay  
CP to TC) and tsu (set-up time CEP to CP) according to the formula:  
.
2. Features and benefits  
•
Wide supply voltage range from 1.2 V to 3.6 V  
•
•
•
•
•
•
•
•
Inputs accept voltages up to 5.5 V  
CMOS low power consumption  
Direct interface with TTL levels  
Synchronous reset  
Synchronous counting and loading  
Two count enable inputs for n-bit cascading  
Positive edge-triggered clock  
Complies with JEDEC standard:  
•
•
•
JESD8-7A (1.65 V to 1.95 V)  
JESD8-5A (2.3 V to 2.7 V)  
JESD8-C/JESD36 (2.7 V to 3.6 V)  
•
•
ESD protection:  
•
•
•
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-B exceeds 200 V  
CDM JESD22-C101E exceeds 1000 V  
Specified from -40 °C to +85 °C and -40 °C to 125 °C  
 
 
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74LVC163D 替代型号

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