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74HC573PW

更新时间： 2024-02-25 18:22:16
品牌 Logo 应用领域
恩智浦 - NXP 总线驱动器总线收发器锁存器逻辑集成电路光电二极管PC
页数 文件大小 规格书
7页 65K
描述
Octal D-type transparent latch; 3-state

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74HC573PW 技术参数

Source Url Status Check Date：2013-06-14 00:00:00是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP,针数：20
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.09其他特性：BROADSIDE VERSION OF 373
系列：HC/UHJESD-30 代码：R-PDSO-G20
JESD-609代码：e4长度：6.5 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
湿度敏感等级：1位数：8
功能数量：1端口数量：2
端子数量：20最高工作温度：125 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
传播延迟（tpd）：225 ns认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

74HC573PW 数据手册

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Philips Semiconductors  
Product specification  
Octal D-type transparent latch; 3-state  
74HC/HCT573  
DC CHARACTERISTICS FOR 74HC  
For the DC characteristics see “74HC/HCT/HCU/HCMOS Logic Family Specifications”.  
Output capability: bus driver  
ICC category: MSI  
AC CHARACTERISTICS FOR 74HC  
GND = 0 V; tr = tf = 6 ns; CL = 50 pF  
Tamb (°C)  
TEST CONDITIONS  
74HC  
SYMBOL PARAMETER  
UNIT  
VCC  
(V)  
+25  
−40 to +85 −40 to +125  
WAVEFORMS  
min. typ. max. min. max. min. max.  
tPHL/ tPLH propagation delay  
Dn to Qn  
47  
17  
14  
150  
30  
26  
190  
38  
33  
225  
45  
38  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
2.0 Fig.6  
4.5  
6.0  
t
t
t
t
PHL/ tPLH propagation delay  
LE to Qn  
50  
18  
14  
150  
30  
26  
190  
38  
33  
225  
45  
38  
2.0 Fig.7  
4.5  
6.0  
PZH/ tPZL 3-state output enable  
time OE to Qn  
44  
16  
13  
140  
28  
24  
175  
35  
30  
210  
42  
36  
2.0 Fig.8  
4.5  
6.0  
PHZ/ tPLZ 3-state output disable  
time OE to Qn  
55  
20  
16  
150  
30  
26  
190  
38  
33  
225  
45  
38  
2.0 Fig.8  
4.5  
6.0  
THL/ tTLH output transition time  
14  
5
4
60  
12  
10  
75  
15  
13  
90  
18  
15  
2.0 Fig.6  
4.5  
6.0  
tW  
tsu  
th  
enable pulse width  
HIGH  
80  
16  
14  
14  
5
4
100  
20  
17  
120  
24  
20  
2.0 Fig.7  
4.5  
6.0  
set-up time  
Dn to LE  
50  
10  
9
11  
4
3
65  
13  
11  
75  
15  
13  
2.0 Fig.9  
4.5  
6.0  
hold time  
Dn to LE  
5
5
5
3
1
1
5
5
5
5
5
5
2.0 Fig.9  
4.5  
6.0  
December 1990  
5
1234567

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